상위 레벨 합성을위한 VHDL 중간언어에 관한 연구

마동환 ,  김기현 ,  정정화

대한전자공학회 학술대회

1994 .11

행위 단계 VHDL 합성 시스템을 위한 중간 언어의 설계 ( Design of Intermediate Format for Behavioral VHDL Synthesis System )

이봉선 ,  황선영

대한전자공학회 학술대회

1991 .11

계층적 시뮬레이션과 합성을 위한 VHDL 중간 형태에 관한 연구 ( A Study on the Intermediate Form of VHDL for Hierarchical Simulation and Synthesis )

김헌철 ,  이영희 ,  황선영

대한전자공학회 학술대회

1992 .01

VHDL 합성 시스템을 위한 Modeling 에 관한 연구 ( A Study on Modeling for VHDL Synthesis System )

이연옥 ,  조중휘

대한전자공학회 학술대회

1989 .01

VHDL & Synthesis

김춘복

전자공학회지

1992 .01

VHDL Modeling

조중휘

CAD기술특강

1991 .01

VHDL 상위 수준 합성 시스템의 설계

이해동 ,  전홍신 ,  황선영

(구)정보과학회논문지

1993 .06

VHDL 행위 레벨 설계 검증 ( VHDL Behavioral-level Design Verification from Behavioral VHDL )

윤성욱 ,  김종현 ,  박승규 외 1명

대한전자공학회 학술대회

1998 .07

VHDL 행위 레벨 설계 검증

윤성욱 ,  김종현 ,  박승규 외 1명

대한전자공학회 학술대회

1998 .06

VHDL 설계 환경 구축을 위한 Front-end의 설계

이영희 ,  황선영

(구)정보과학회논문지

1991 .02

VHDL 표현으로부터의 시간 지연 합성 ( Timing Synthesis from VHDL Description )

박상헌 ,  최기영

전자공학회논문지-A

1994 .06

VHDL 설계 환경 구축

이영희 ,  황선영

한국정보과학회 학술발표논문집

1990 .04

혼합 레벨 VHDL 시뮬레이션 알고리듬 ( Mixed-Level VHDL Simulation Algorithm )

이영희 ,  김헌철 ,  이만봉 외 1명

대한전자공학회 학술대회

1993 .01

다층 레벨 VHDL 시뮬레이터의 설계 ( Design of a Multi-level VHDL Simulator )

이영희 ,  김헌철 ,  황선영

전자공학회논문지-A

1993 .10

VHDL 환경 설계 및 구현 ( Design and Implementation of VHDL Environment )

김충석 ,  표창우 ,  원유헌

한국통신학회논문지

1992 .11

VHDL-to-C 사상을 위한 VHDL 컴파일러 전반부의 설계 ( A Design of VHDL Compiler Front-end for the VHDL-to-C Mapping )

공진흥 ,  고형일

한국통신학회논문지

1997 .12

VHDL Modeling 기초

김상철

대한전자공학회 단기강좌

1997 .01

혼합 레벨 VHDL 에 대한 계층적 설계 환경 구현 ( Implementation of Hierarchical Design Environment for Mixed-Level VHDL )

현민호 ,  이해동 ,  임신일 외 1명

대한전자공학회 학술대회

1992 .01

VHDL을 이용한 2D/3D 변환의 구현

송혁 ,  김영준 ,  최병호 외 1명

한국통신학회 학술대회논문집

2006 .11

VHDL의 기술동향

김상필 ,  남상우 ,  손진우

[ETRI] 전자통신동향분석

1989 .09