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(Seoul National University) (Seoul National University) (Seoul National University) (Seoul National University)
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대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.16 No.3
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319 - 329 (11page)

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초록· 키워드

High-level design aids are mandatory for design of a continuous-time delta-sigma modulator (CTDSM). This paper proposes a top-down methodology design to generate a noise transfer function (NTF) which is compensated for excess loop delay (ELD). This method is applicable to low pass loop-filter topologies. Non-ideal effects including ELD, integrator scaling issue, finite op-amp performance, clock jitter and DAC inaccuracies are explicitly represented in a behavioral simulation of a CTDSM. Mathematical modeling using MATLAB is supplemented with circuit-level simulation using Verilog-A blocks. Behavioral simulation and circuit-level simulation using Verilog-A blocks are used to validate our approach.
#Excess loop delay #clock jitter #behavioral simulation #DAC linearity #continuoustime delta-sigma modulator
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목차

  1. Abstract
  2. I. INTRODUCTION
  3. II. SD TOOLBOX DESIGN FLOW
  4. III. PROPOSED DESIGN FLOW
  5. IV. BEHAVIORAL MODELING
  6. V. CONCLUSION
  7. REFERENCES

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