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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2016.9
- 수록면
- 54 - 61 (8page)
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본 논문에서는 6 Gbps 고속 double data rate(DDR) 인터페이스를 위한 기준 전압 발생기와 선형 등화기를 포함하는 단일종단 수신기를 제안한다. 제안하는 단일 종단 수신기는 낮은 전압 레벨의 입력 신호에 대해 전압 이득을 증가시키기 위해 공통 게이트 증폭기를 사용한다. 저주파의 이득을 줄이고 고주파 피킹 이득을 발생시키는 연속 시간 선형 등화기가 공통 게이트 증폭기에서의 구현을 위해 제안된다. 또한, 공통 게이트 증폭기의 오프셋 노이즈를 줄임으로 전압이득을 극대화하기 위해 기준전압 발생기가 구현된다. 제안하는 기준 전압 발생기는 디지털 평준화 기법에 의해 2.1 mV의 해상도로 제어된다. 제안된 단일종단 수신기는 공급전압 1.2 V의 65 nm CMOS 공정에서 설계되었으며 6 Gbps의 동작속도에서 15 mW의 전력을 소모한다. 설계된 등화기는 저주파에서의 이득 대비 3 GHz 주파수에서의 피킹 이득을 5 dB 이상 증가시킨다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 제안된 단일 종단 수신기
Ⅲ. 시뮬레이션 및 성능분석
Ⅳ. 결론
REFERENCES
참고문헌 (16)
참고문헌 신청
[학술대회논문] - T. C. Hsueh / 2014 / A 25.6Gb/s Differential and DDR4/GDDR5 Dual-Mode Transmitter with Digital Clock Calibration in 22nm CMOS / IEEE ISSCC Dig. Tech. Papers : 444 ~ 445
[학술지(정기간행물)] - Hwan-Wook Park / 2016 / Current-Integrating DFE with Sub-UI ISI Cancellation for Multi-Drop Channels / JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE 16 (1) : 112 ~ 117
[학술대회논문] - S. J. Bae / 2011 / A 40nm 2Gb 7Gb/s/pin GDDR5SDRAM with a Programmable DQ Ordering Crosstalk Equalizer and Adjustable Clock-Tracking BW / IEEE ISSCC Dig. Tech. Papers : 498 ~ 500
[학술지(정기간행물)] - A. Amirkhany / 2012 / A 12.8-Gb/s/link Tri-Modal Single-Ended Memory Interface / IEEE JSSC 47 (4) : 911 ~ 925
[학술대회논문] - S. J. Bae / 2010 / A 40nm 7Gbps/pin Single-ended Transceiver with Jitter and ISI Reduction Techniques for High-Speed DRAM Interface / Proc. IEEE Symp. VLSI : 193 ~ 194
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