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논문 기본 정보

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학술저널
저자정보
이양 박태신 (인하대학교) 김강희 (인하대학교) 최상방 (인하대학교)
저널정보
대한전자공학회 전자공학회논문지 전자공학회논문지 제53권 제11호 (통권 제468호)
발행연도
2016.11
수록면
56 - 65 (10page)

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이 논문의 연구 히스토리 (2)

2016

다중 피연산자 십진 CSA와 개선된 십진 CLA를 이용한 부분곱 누산기 설계
이양 ,  박태신 ,  김강희 외 1명 전자공학회논문지 2016.11 학술저널
병렬 십진 곱셈기에서 다중 피연산자 십진 CSA와 삼각 축약을 이용한 부분곱 누산기에 관한 연구
이양 일반 2016.01 학위논문

초록· 키워드

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본 논문에선 병렬 십진 곱셈기의 축약 단계의 면적과 지연시간을 감소시켜 성능을 향상시키기 위해 다중 피연산자 십진 CSA과 개선된 십진 CLA를 이용한 트리 구조를 제안한다. 제안한 부분곱 축약 트리는 십진수 부분곱에 대해 다중 피연산자 십진 CSA를 사용하여 빠르게 부분곱을 축약한다. 각 CSA에서는 리코딩에 입력의 범위를 제한함으로써 가장 간단한 리코더 로직을 얻는다. 그리고 각 CSA는 특정한 아키텍처 트리의 특정한 위치에서 범위가 제한된 십진수를 더하기 때문에 부분곱 축약 단계의 연산을 효율적으로 수행할 수 있다. 또한, 사용되는 십진 CLA의 로직을 개선하여 BCD 결과를 빠르게 얻을 수 있다. 제안한 십진 부분곱 축약 단계의 성능의 평가를 위해 Design Compiler를 통해 SMIC사의 180nm CMOS 공정 라이브러리를 이용하여 합성하였다. 일반 방법을 이용하는 축약 단계에 비해 제안한 부분곱 축약 단계의 지연시간은 약 15.6% 감소하였고 면적은 약 16.2% 감소하였다. 또한 십진 CLA의 지연시간과 면적이 증가가 있음에도 불구하고 전체 지연시간과 전체 면적이 감소함을 확인하였다.
#Parallel Decimal Multiplication #IEEE 754-2008 #Multi-Operand

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 관련 연구
Ⅲ. 다중 피연산자 십진 CSA과 특정한 CLA를 이용한 병렬 부분곱 축약 방법
Ⅳ. 실험 결과 및 성능 분석
Ⅴ. 결론
REFERENCES

참고문헌 (12)

참고문헌 신청
[학술대회논문] - E. A. / 2007 / A New Family of High-Performance Parallel Decimal Multipliers / 18th IEEE Symposium on Computer Arithmetic. (ARITH'18) google schola [학술지(정기간행물)] - B. J. H. / 2009 / Decimal Floating-Point Multiplication / IEEE Transaction on Computers 58 (7) google schola [학술대회논문] - H. A. H. Fahmy. / 2010 / Decimal Floating Point for future processors / IEEE International Conference Microelectronics (ICM '09) : 443 ~ 446 google schola [기타자료] - IEEE / 1985 / IEEE 754 Standard for Binary Floating-Point Arithmetic google schola [기타자료] - IEEE / 2008 / IEEE 754-2008 Standard for Floating-Point Arithmetic google schola

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