인문학
사회과학
자연과학
공학
의약학
농수해양학
예술체육학
복합학
DBpia AI
AI 에이전트
AI 아이디어
AI 리더
AI 뷰어
Citeasy
크롬 서지관리 다운로드
지원사업
학술연구/단체지원/교육 등 연구자 활동을 지속하도록 DBpia가 지원하고 있어요.
커뮤니티
연구자들이 자신의 연구와 전문성을 널리 알리고, 새로운 협력의 기회를 만들 수 있는 네트워킹 공간이에요.
논문 기본 정보
- 저자정보
피인용 0
초록·키워드
This work proposes a two-channel T-I 10b 160 MS/s asynchronous pipelined-SAR ADC minimizing offset and gain mismatches between channels without any calibration. Each channel of the proposed ADC is based on a two-stage pipelined-SAR topology, where the first and second stage determines 4b and 7b, respectively, for high conversion rate and low power. An asynchronous SAR algorithm removes on-chip high-speed clock generators for SAR operation, while a simple detection circuit solves a meta-stability problem of the comparator commonly observed in asynchronous SAR ADCs. Analog circuits such as comparators and residue amplifiers are shared to capacity between two channels to reduce various channel mismatches limiting the linearity of the T-I ADC. Three separate reference voltage drivers for two SAR ADCs and a residue amplifier prevent lots of undesirable disturbance among reference voltages due to each different switching operation. The prototype ADC in a 28 nm CMOS process demonstrates a measured differential and integral nonlinearity within 0.71 LSB and 0.70 LSB at 10b, respectively, with a maximum signal-to-noise-anddistortion ratio and a spurious-free dynamic range of 51.43 dB and 62.01 dB at 160 MS/s, respectively. The proposed ADC occupies an active die area of 0.23 ㎟ and consumes 3.5 mW at a 1.0 V supply voltage.
본문·목차
인공지능 문자 인식 모델을 통해 추출된 텍스트로, 일부 오타나 오류가 포함될 수 있으나 지속적으로 개선 중입니다.
오류를 발견하셨다면 해당 부분을 드래그한 후 ' 를 통해 신고해주세요.
오류를 발견하셨다면 해당 부분을 드래그한 후 ' 를 통해 신고해주세요.
최근 본 자료 전체보기
