FN-tunneling-current Modeling in a Recessed-channel Structure

Q: 이 논문에서 정의한 FN-터널링이란 무엇인가?

전기장이 강하게 걸린 절연막을 통해 전자가 터널링하는 현상을 의미한다. 본 연구에서는 3차원 리세스 채널 구조의 기하학적 특성과 폴리-디플리션 효과를 반영하여, 게이트 산화막과 실리콘 계면의 전기장 크기에 따라 결정되는 게이트 전류 모델로 정의한다.

Q: 리세스 채널 구조의 FN-터널링 전류 모델링에서 폴리-디플리션 효과는 어떤 영향을 미치는가?

연구 결과, 폴리-디플리션 효과는 리세스 채널 구조에서 게이트 전압 강하에 상당한 영향을 미치는 것으로 나타났다. 따라서 정확한 FN-터널링 전류를 계산하기 위해서는 게이트 반지름과 산화막 두께뿐만 아니라 이러한 전압 강하 현상을 반드시 모델링에 반영해야 한다.

Young Kwon Kim; Taesik Park; Jin Sung Lee; Geon Kim; Hui Jung Kim; Young Pyo Cho; Young June Park; Myoung Jin Lee

doi:10.5573/JSTS.2017.17.5.709

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저자정보: Young Kwon Kim (Chonnam National University) Taesik Park (Mokpo National University) Jin Sung Lee (Chonnam National University) Geon Kim (Chonnam National University) Hui Jung Kim (Seoul National University) Young Pyo Cho (The KEPCO Research Institute) Young June Park (Seoul National University) Myoung Jin Lee (Chonnam National University)

저널정보: 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.17 No.5

발행연도: 2017.10

수록면: 709 - 716 (8page)

DOI: 10.5573/JSTS.2017.17.5.709

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The FN-tunneling gate-current model for the three-dimensional recessed-channel structure including a geometrical effect is obtained. Further, the measurement results in the fabricated 60-nm DRAM chip are well fitted using our modeled simulation results in consideration of the cylindrical coordinate and the poly-depletion effect. As the recessed structure was scaled down to sub-50-nm technology with a very thin oxide thickness and a small radius, for which the reliability issues were considered, the geometrical effect seriously affected the memory-sensing margin. Our model presents a sound solution for the attainment of a fast and accurate FN-tunneling gate current to resolve the reliability issues of memory-cell transistors.

#Compact modeling #Fowler-Nordheim(FN) tunneling #recessed channel array transistor(RCAT)

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