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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.18 No.1
- 발행연도
- 2018.2
- 수록면
- 42 - 48 (7page)
- DOI
- 10.5573/JSTS.2018.18.1.042
이용수
초록· 키워드
This paper presents a serializer and deserializer (SerDes) with a phase interpolator (PI) based digital clock and data recovery (CDR) circuit for high-speed and short-range wireless chip-to-chip communication. The SerDes performs 4:1 muxing and 1:4 demuxing functions. The PI-based digital CDR uses an 8-phase delay-locked loop (DLL) to produce a set of evenly spaced reference clock phases. The phase selector performs 2× oversampling to recover the data from the input data signal. Implemented in a 65 nm CMOS process, the proposed SerDes achieves a measured data rate of 10 Gbps and a recovered peak-to-peak clock jitter of 36.25 ps. The SerDes occupies an active area of 0.095 mm² and dissipates 88 mW at 10 Gbps.
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목차
- Abstract
- I. INTRODUCTION
- II. PROPOSED SERDES ARCHITECTURE
- III. CIRCUIT DESCRIPTION
- IV. MEASUREMENT RESULTS
- V. CONCLUSIONS
- REFERENCES
참고문헌
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