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논문 기본 정보

자료유형
학술저널
저자정보
Taesung Kim (Inha University) Hanho Lee (Inha University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.18 No.6
발행연도
2018.12
수록면
694 - 703 (10page)
DOI
10.5573/JSTS.2018.18.6.694

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This paper proposes a high-performance, low-complexity, soft-decision Bose-Chaudhuri-Hocquenghem (SD-BCH) decoder architecture and its efficient design techniques. The proposed SD-BCH decoder not only uses the test syndrome computation, but also non-iteration processes. The proposed (1020, 990) SD-BCH decoder achieves a 0.75 dB higher coding gain compared to the (1020, 990) hard-decision BCH (HD-BCH) decoder. The proposed SD-BCH decoder was designed and implemented using the 65-nm CMOS technology. The synthesis results show that the proposed SD-BCH decoder architecture with serial structure (P = 1) has 24.7K gate count, which leads to a 69% reduction in hardware complexity compared to the previous SD-BCH decoder architecture.
#BCH codes #soft-decision decoding #decoder #modified step-by-step algorithm

목차

Abstract
I. INTRODUCTION
II. SD-BCH DECODING ALGORITHM
III. PROPOSED ENHANCED SYNDROME-BASED SD-BCH DECODING ALGORITHM
IV. PROPOSED ENHANCED SYNDROME-BASED SD-BCH DECODER ARCHITECTURE
V. RESULTS AND COMPARISON
VI. CONCLUSIONS
REFERENCES

참고문헌 (16)

참고문헌 신청
S. Lin and D. Costello, Error control coding: Fundamentals and Applications, Englewood Cliffs, NJ: Prentice-Hall, 1983. T. K. Moon, Error correction coding: Mathematical methods and algorithms, John Wiley & Sons, 2005. K. Lee, H.-G. Kang, J.-I. Park, H. Lee, A highspeed low-complexity concatenated BCH decoder architecture for 100Gb/s optical communications, Jour. of Signal Processing Systems, vol. 6, no. 1, pp. 43-55, Jan. 2012. J. Y. Yeon, S. J. Yang, C. H. Kim, H. Lee, Low- Complexity Triple-Error-Correcting Parallel BCH Decoder, Jour. of Semiconductor and Science Technology, vol.13, no. 5, pp. 465-472, Oct. 2013. B. S. Jung, T. S. Kim, H. Lee, Low-Complexity Non-Iterative Soft-Decision BCH Decoder Architecture for WBAN Applications, Jour. of Semiconductor and Science Technology, vol. 16, no. 4, pp. 488-496, Aug. 2016.

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