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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2009.1
- 수록면
- 274 - 279 (6page)
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시스템수준 설계방법론에서 널리 사용하고 있는 설계흐름도는 시스템명세, 시스템수준의 HW/SW 분할, HW/SW 통합설계, 가상 또는 물리적 프로토타입을 이용한 통합검증, 시스템통합으로 구성된다. 본 논문에서는 SystemVerilog와 SystemC를 기반으로 하여 신속한 기능검증이 가능한 native-code 통합검증환경과 클럭수준 검증까지 가능한 계층화 통합검증환경을 각각 구현하였다. Native-code 통합검증환경은 시스템수준 설계언어인 SystemC를 이용하여 HW/SW 분할단계를 수행한 후, SoC 설계의 HW부분과 SW부분을 각각 SystemVerilog와 SystemC로 모델링하여 상호작용을 하나의 시뮬레이션 프로세스로 검증한다. 계층화된 SystemVerilog 테스트벤치는 임의의 테스트벡터를 생성하여 DUT의 모서리 시험을 포함하는 검증환경으로 본 논문에서는 SystemC를 도입하여 다중 상속을 가지는 통합검증환경의 구성요소를 먼저 설계한 후, SystemVerilog DPI와 ModelSim 매크로를 이용하여 SystemVerilog 테스트벤치와 결합된 통합검증환경을 설계한다. 다중 상속은 여러 기초클래스를 결합한 새로운 클래스를 정의하여 코드의 재사용성을 높이는 장점을 가지므로, 본 논문의 SystemC를 도입한 통합검증환경 설계는 검증된 기존의 코드를 재사용할 수 있는 이점을 가진다.
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/ / ModelSim SE User's Manual
/ / SystemC Language Reference Manual
/ 2004 / SystemVerilog 3.1a Language Reference Manual: Accellera's Extensions to Verilog : 1 ~ 3
Ando Ki / 2008 / SoC Design and Verification: Methodologies and Environments / Hongreung Science : 2 ~ 8
Chris Spear / 2008 / SystemVerilog for Verification (2nd Edition): A Guide to Learning the Testbench Language Features / Springer : 1 ~ 24
/ / SystemC Language Reference Manual
/ 2004 / SystemVerilog 3.1a Language Reference Manual: Accellera's Extensions to Verilog : 1 ~ 3
Ando Ki / 2008 / SoC Design and Verification: Methodologies and Environments / Hongreung Science : 2 ~ 8
Chris Spear / 2008 / SystemVerilog for Verification (2nd Edition): A Guide to Learning the Testbench Language Features / Springer : 1 ~ 24
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