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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2019.9
- 수록면
- 878 - 882 (5page)
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XOR(exclusive-OR)-XNOR(exclusive NOR) 회로는 고 성능 산술 연산에 필요한 4-2 압축 회로(4-2 compressor)의 기본구성 요소이다. 본 논문에서는 에너지 효율이 우수한 XOR-XNOR 회로를 제안한다. 제안한 회로는 임계 경로의 내부 기생캐패시턴스를 감소시켜 전파 지연 시간을 감소시켰으며, 모든 입력 조합의 경우에 완벽한 출력 값을 가지며 8개의 트랜지스터로 설계되었다. 기존 회로와 비교하여 제안한 회로는 전파 지연 시간이 14.5% 감소하였으며, 전력 소모는 1.7% 증가하였다. 따라서 전력 소모와 지연 시간의 곱(power-delay product: PDP)과 에너지와 지연 시간의 곱(energy-delay product: EDP) 각각 13.1%, 26.0% 감소하였다. 제안한 회로는 0.18um CMOS 표준공정을 이용하여 설계하였으며 SPICE 시뮬레이션을 통해 타당성을 입증하였다.
목차
Abstract
요약
Ⅰ. 서론
Ⅱ. 기존의 XOR-XNOR 회로
Ⅲ. 제안한 XOR-XNOR 회로 및 시뮬레이션 결과
Ⅳ. 결론
References
참고문헌 (8)
참고문헌 신청
G. Goto / 1992 / A 54*54-b regularly structured tree multiplier / IEEE Journal of Solid-State Circuits 27(9):1229~1236
Shen-Fu Hsiao / 1998 / Design of high-speed low-power 3-2 counter and 4-2 compressor for fast multipliers / Electronics Letters 34(4):341~343
S. Goel / 2003 / Novel Design Methodology for High-Performance XOR-XNOR Circuit Design / Proc. of the 16th Symposium on Integrated Circuits and Systems Design (SBCCI’03) :71~76
M. A. Elgamel / 2003 / Noise Tolerant Low Voltage XOR-XNOR for Fast Arithmetic / Proc. of the Great Lake Symposium on VLSI :14~16
Jyh-Ming Wang / 1994 / New efficient designs for XOR and XNOR functions on the transistor level / IEEE Journal of Solid-State Circuits 29(7):780~786
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