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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2019.11
- 수록면
- 64 - 67 (4page)
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A Phase Locked Loop(PLL) based on a two stage ring Oscillator is proposed in a 65nm CMOS technology. The proposed PLL is used for 28Gb/s ethernet interface. The proposed design reduces the power consumption of the oscillator using a two-stage oscillator. The two-stage ring oscillator provides a four-phase 7 GHz clock for a quarter-rate TX and RX. The power consumption is 3.365mW with 1.2-V supply voltage.
목차
Abstract
I. INTRODUCTION
II. CIRCUIT IMPLEMENTATION
Ⅲ. SIMULATION-RESULT
Ⅳ. CONCLUSION
REFERENCE
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