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김수정 (전자부품연구원) 이석희 (전자부품연구원) 안광호 (전자부품연구원) 김완식 (LIG넥스원) 정주용 (LIG넥스원) 이주영 (LIG넥스원) 서미희 (국방과학연구소) 김소수 (국방과학연구소) 김기진 (전자부품연구원)
저널정보
대한전자공학회 전자공학회논문지 전자공학회논문지 제57권 제1호(통권 제506호)
발행연도
2020.1
수록면
28 - 35 (8page)
DOI
10.5573/ieie.2020.57.1.28

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본 논문에서는 65nm CMOS 공정으로 W-대역 초소형 레이다에 적용 가능한 분수 분주형 위상 고정루프 주파수 합성기를 설계 및 제작 하였다. 설계한 주파수 합성기는 위상 주파수 검출기(PFD), 루프 필터, 전압 제어 발진기(VCO), 멀티 모듈러스 분주기(Multi-Modulus Divider), 델타 시그마 변조기(Delta-Sigma Modulator)으로 구성하였다. 전압 제어 발진기는 낮은 전력소모와 우수한 위상잡음을 위해 LC 전압 제어 발진기를 설계 했고, 고정된 루프의 글리치 레벨을 낮추기 위해 전하펌프에 피드백루프를 추가하여 up, down 신호의 전류 미스매치를 보정하였다. 멀티 모듈러스 분주기는 1/2분주기와 8/9 프리스케일러로 구성하였고, 1-1-1 델타 시그마 변조기와 연동하여 원하는 분주비를 얻을 수 있게 설계 하였다. 주파수 합성기 측정 결과 동작영역은 8.85∼9.6 GHz 이고, 출력 전력은 약 0 dBm 이며, 위상잡음은 1 MHz offset 주파수에서 -110 dBc/Hz 이다.
#PLL #Frequency synthesizer #VCO #Phase noise

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험
Ⅳ. 결론
REFERENCES

참고문헌 (8)

참고문헌 신청
Jong Jin Park / 2019 / A Linearized, Low Phase Noise VCO with Analog and Digital Automatic Amplitude Calibration Loop / Summer Annual Conference of IEIE :122~124 dbpia M. -S. Hwang / 2009 / Reduction of pump current mismatch in charge-pump PLL / ELECTRONICS LETTERS 45(3) google schola 안성진 / 2017 / 저항-커패시턴스 시정수 회로를 이용하여 지터 특성을 개선한 위상고정루프 / 전자공학회논문지 54(2):133~138 dbpia Ki-Won Lee / 2003 / A Study on Phase Noise of Fractional-N Frequency Synthesizers using Simulink Modeling google schola 이종석 / 2014 / 고속 통신 시스템을 위한 40㎓ CMOS 전압 제어 발진기의 설계 / 전자공학회논문지 51(3):55~60 dbpia

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