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학술저널
저자정보
Jinuk Kim (Hanyang University) Jihun Jung (Hanyang University) Sungju Park (Hanyang University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.20 No.1
발행연도
2020.2
수록면
63 - 75 (13page)
DOI
10.5573/JSTS.2020.20.1.063

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With the ever-increasing requirement for higher performance of system and memory with a huge storage capacity, Multi-Level Cell (MLC) flash memory holds a dominant position in flash memory. However, more errors are observed in flash memory as the storage size increases. Thus, various error correction techniques (e.g., Hamming, BCH, LDPC) have been adopted to maintain the reliability of data stored in flash memory. Retention error, which occurs in data that is not accessed for a long period after stored, is the major contributor of flash memory error. The incidence of retention error is highly related to p-e (program-erase) cycle of flash memory. However, in system level, flash memory should be erased before modifying data even if ECC (Error correction code) decoding is completed. This erase operation increases the p-e cycle of flash memory, resulting in high incidence of retention error. This paper introduces a safe in-place reprogramming scheme at system level to optimally correct errors without erasing. Additionally, LDPC decoding scheme uses information about the uncorrected errors to improve the performance of the LDPC decoder. Through an experiment that simulates real NAND flash memory chips, safe reprogramming scheme at system level and proposed LDPC decoding method are explicitly demonstrated. As a result of proposed in-place reprogramming, reliable retention time of data is extended. Also, proposed LDPC decoding along with safe reprogramming scheme reduced the number of average iterations up to 33% while maintaining a robust correction ability.
#MLC flash memory #ECC #LDPC #reprogramming #data reliability

목차

Abstract
I. INTRODUCTION
II. BACKGROUND
III. PROPOSED METHOD
IV. EXPERIMENTAL RESULTS
V. CONCLUSIONS
REFERENCES

참고문헌 (25)

참고문헌 신청
Y. Cai, E. F. Haratsch, O. Mutlu, and K. Mai, “Error Patterns in MLC NAND Flash Memory: Measurement, Characterization, and Analysis,” in Proc. Design, Automation & Test in Europe Conference & Exhibition (DATE), 2012 google schola R. G. Gallager, “Low-density Parity-check Codes,” IRE Transactions on Information Theory, vol. IT-8, no. 1, pp 21-28, Jan. 1962 google schola D. J. C. MacKay, “Good error-correcting codes based on very sparse matrices,” IEEE Transactions on Information Theory, vol.45, no. 2, pp. 399-431, Mar. 1999 google schola C. Berrou, A. Glavieus, and P. Thitimajshima, “Near Shannon limit error-correcting coding and decoding: Turbo-codes,” in Proc. Communications, 1993. ICC ’93 Geneva, Technical Program, Conference Record, IEEE International Conference on, May 1993, pp. 1064-1070 google schola S. Cho, D. Kim, J. Choi, and J. Ha, “Block-Wise Concatenated BCH Codes for NAND Flash Memories,” IEEE Transactions on Communications, vol. 62, no. 4, Apr. 2014 google schola

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