A 12-bit 40 MS/s SAR ADC with Digital Foreground Self-calibration for Capacitor Mismatches

Q: 이 논문에서 정의한 커패시터 불일치란 무엇인가?

커패시터 불일치는 CDAC(Capacitive Digital-to-Analog Converter) 내 커패시터들의 실제 값이 이론적 값에서 벗어나는 현상으로, 이는 SAR ADC의 선형성과 정확도를 저해하는 주요 요인이다. 특히 고해상도 ADC 구현 시 더욱 중요하게 다루어진다. 이 논문에서는 이를 보정하기 위한 디지털 전경 자체 보정 기법을 제시한다.

Q: 분할 커패시터 CDAC에서 커패시터 불일치를 보정하는 방법은 무엇인가?

연구 결과, 분할 커패시터 CDAC의 커패시터 불일치는 새로운 커패시터 스위칭 방식과 디지털 전경 자체 보정 기법을 통해 효과적으로 보정된다. 이 방법은 각 커패시터의 실제 가중치를 추정하고, 이를 ADC 입력 샘플 재구성에 적용하여 ADC의 선형성과 동적 성능을 크게 향상시킨다. 이는 추가적인 하드웨어 복잡성 없이 구현 가능하다.

Injune Yeo; Byung-Geun Lee

doi:10.5573/JSTS.2020.20.1.105

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자료유형: 학술저널

저자정보: Injune Yeo (Gwangju Institute of Science and Technology) Byung-Geun Lee (Gwangju Institute of Science and Technology)

저널정보: 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.20 No.1

발행연도: 2020.2

수록면: 105 - 118 (14page)

DOI: 10.5573/JSTS.2020.20.1.105

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This study presents a 12-bit 40 MS/s successive approximation register (SAR) analog-to-digital converter (ADC) that utilizes a digital foreground self-calibration scheme for capacitor mismatches and a low-noise dynamic comparator. To reduce hardware complexity and AD power consumption, a split-capacitor, capacitive digital-to-analog converter (CDAC) is used to generate the comparator input voltage for binary search operations at the cost of increased capacitor matching requirements. Capacitor mismatches were calibrated with the digital foreground self-calibration technique, which was modified from our previous work to be adapted for the split-capacitor CDAC. In addition, a low-noise dynamic comparator that does not need an additional circuit and conversion cycles is also presented. A prototype ADC, which occupies an active die area of 0.098 ㎟, is fabricated with a 65 nm standard CMOS process. By using the mismatch calibration scheme, the ADC achieves a spurious-free dynamic range and a signal-to-noise and distortion ratios of 79.0 dB and 67.4 dB, respectively, for a sampling rate of 40-MSample/s. The power consumption of the ADC is 1.96 mW when driven with a 1.2 V supply and the figure-of-merit is 25.58 fJ/conversion-step.

#Successive approximation register #analog-to-digital converter #dynamic comparator #input-referred noise #capacitor mismatch #self-calibration

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