LoRa용 PLL에 관한 연구

Q: 이 논문에서 정의한 PLL이란 무엇인가?

전압 제어 발진기, 프로그래머블 분주기, 위상 주파수 검출기, 전하 펌프 및 루프 필터로 구성되어 원하는 주파수를 생성하는 회로다. 본 연구에서는 LoRaWAN 시스템의 주파수 대역을 지원하기 위해 0.18μm CMOS 공정을 기반으로 한 저전력 구조로 설계되었다.

Q: LoRaWAN용 저전력 PLL 설계에서 위상 잡음을 낮추기 위한 핵심 방법은 무엇인가?

연구 결과, VCO 설계 시 PMOS 코어를 사용하여 위상 잡음을 최소화하였다. 이를 통해 1MHz 오프셋에서 -130dBc/Hz라는 낮은 위상 잡음 값을 달성하였으며, 817MHz에서 1127MHz 범위의 동작 주파수와 충분한 주파수 여유도를 확보하였다.

김우영; 문용

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자료유형: 학술대회자료

저자정보: 김우영 (숭실대학교) 문용 (숭실대학교)

저널정보: 대한전자공학회 대한전자공학회 학술대회 2021년도 대한전자공학회 하계종합학술대회 논문집

발행연도: 2021.6

수록면: 531 - 534 (4page)

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본 논문에서는 0.18μm CMOS 공정을 이용한 LoRaWAN 시스템을 위한 저전력 PLL을 구현하였다. 유럽과 미국의 협대역인 868.1MHz ~ 914.9MHz 의 주파수 범위를 갖도록 설계하였다. 주파수간의 채널간격은 200kHz이며, 주파수는 Integer-N 방식을 적용하였고, 분주기는 64/65 분주기, 7bit Swallow 카운터, 8bit Programmable 카운터를 이용하여 원하는 분주비를 생성한다. VCO는 저잡음 특성을 얻기 위하여 VCO 코어를 PMOS로 설계하였다.

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