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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2022.6
- 수록면
- 2,662 - 2,668 (7page)
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RISC-V is an open instruction set architecture that allows customization according to customers’ needs. Recently, as RISC-V has been applied to various supercomputing and embedded systems, customized instructions and their compiler support for more efficient computing are required. Although several RISC-V based accelerator hardwares such as Hwacha and effective customized instructions have been proposed, they often suffer from low applicability and require program rewriting. Therefore, we propose an efficient vector instruction set to solve this problem, and an efficient compiler level optimizer to replace the existing code with these newly proposed instructions. Specifically, we propose new reduction-based instructions, permutation instructions, and complex SIMD instructions in order to support several program patterns which were not effectively performed in the existing Hwacha SIMD architecture. The compiler level optimizer first analyzes the Hwacha assembly codes and rewrites them as optimized codes using these newly proposed instructions. In the gemm benchmark, we verified that the newly proposed instructions are generated without any problem. We also compared the performance of the optimized programs using the new instruction set with the original programs.
목차
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 결과
Ⅳ. 결론 및 향후 연구 방향
참고문헌
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