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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2022.12
- 수록면
- 29 - 37 (9page)
- DOI
- 10.5573/ieie.2022.59.12.29
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FinFET(Fin Field Effect Transistor) 이후 차세대 logic 반도체 GAAFET (Gate All Around Field Effect Transistor)인 NWFET (Nanowire FET) 그리고 NSFET (Nanosheet FET)이 주목받고 있다. 우수한 성능을 지닌 GAAFET은 이전 logic 반도체들보다 매우 높은 수준의 공정 난이도를 지닌다. 공정 난이도가 높아질수록 개발단계에서 더 많은 공정 시간 및 금액이 발생한다. 이러한 높은 비용이 투입되는 반도체 개발에 머신러닝을 도입하면 더 적은 비용 및 시간으로 공정을 진행할 수 있다. 본 논문에서는 Synopsys 사 TCAD (Technology Computed-Aided Design) Sentaurus tool과 QTX tool을 활용하여 추출한 NWFET dataset을 DNN (Deep Neural Network) 통해 반도체 소자의 parameter 변화에 따른 전기적 특성 변동에 대해 forward prediction 및 reverse prediction 사용하여 예측 및 분석하였다. Forward prediction에서는 낮은 MSE (Mean Square Error) loss 로 예측을 잘 하였지만, reverse prediction 내 D (원의 직경), W<SUB>top</SUB> (사다리꼴 윗변), Shape (Nanowire 모양), Scattering 예측과 달리 cDir (채널 격자 방향) 및 nSubbands (subband의 개수) 예측에서 cDir 및 nSubbands 변화에 따른 전기적 특성 변동 비율이 낮아 분포가 고르게 나타나지 않아 낮은 예측률을 보였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 시뮬레이션 결과 분석
Ⅳ. 결론
REFERENCES
참고문헌 (23)
참고문헌 신청
N. Loubet et al., "Stacked nanosheet gate-all-around transistor to enable scaling beyond," 2017 Symposium on VLSI Technology, 2017, pp. T230-T231, doi: 10.23919/VLSIT.2017.7998183.
H. Mertens et al., "Vertically stacked gate-all-around Si nanowire transistors: Key Process Optimizations and Ring Oscillator Demonstration," 2017 IEEE International Electron Devices Meeting (IEDM), 2017, pp. 37.4.1-37.4.4, doi: 10.1109/IEDM.2017.8268511.
S. -D. Kim, M. Guillorn, I. Lauer, P. Oldiges, T. Hook and M. -H. Na, "Performance trade-offs in and gate-all-around device architectures for 7nm-node and beyond," 2015 IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference (S3S), 2015, pp. 1-3, doi: 10.1109/S3S.2015.7333521.
U. K. Das and T. K. Bhattacharyya, "Opportunities in Device Scaling for 3-nm Node and Beyond: Versus GAA-FET Versus UFET," in IEEE Transactions on Electron Devices, vol. 67, no. 6, pp. 2633-2638, June 2020, doi: 10.1109/TED.2020.2987139.
D. Jang et al., "Device Exploration of NanoSheet Transistors for Sub-7-nm Technology Node," in IEEE Transactions on Electron Devices, vol. 64, no. 6, pp. 2707-2713, June 2017, doi: 10.1109/TED.2017.2695455.
H. Mertens et al., "Vertically stacked gate-all-around Si nanowire transistors: Key Process Optimizations and Ring Oscillator Demonstration," 2017 IEEE International Electron Devices Meeting (IEDM), 2017, pp. 37.4.1-37.4.4, doi: 10.1109/IEDM.2017.8268511.
S. -D. Kim, M. Guillorn, I. Lauer, P. Oldiges, T. Hook and M. -H. Na, "Performance trade-offs in and gate-all-around device architectures for 7nm-node and beyond," 2015 IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference (S3S), 2015, pp. 1-3, doi: 10.1109/S3S.2015.7333521.
U. K. Das and T. K. Bhattacharyya, "Opportunities in Device Scaling for 3-nm Node and Beyond: Versus GAA-FET Versus UFET," in IEEE Transactions on Electron Devices, vol. 67, no. 6, pp. 2633-2638, June 2020, doi: 10.1109/TED.2020.2987139.
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