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논문 기본 정보

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저자정보
최기재 (성균관대학교) 김정훈 (성균관대학교) 한태희 (성균관대학교)
저널정보
대한전자공학회 전자공학회논문지 전자공학회논문지 제59권 제12호(통권 제541호)
발행연도
2022.12
수록면
48 - 55 (8page)
DOI
10.5573/ieie.2022.59.12.48

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이 논문의 연구 히스토리 (2)

2023

고집적 낸드 플래시 SSD의 수명 및 쓰기 성능 향상을 위한 BER 기반 하이브리드 파티션 기법
최기재 인공지능학과 2023.01 학위논문

2022

고집적 낸드 플래시 SSD의 수명 및 쓰기 성능 향상을 위한 BER 기반 하이브리드 파티션 기법
최기재 ,  김정훈 ,  한태희 전자공학회논문지 2022.12 학술저널

초록· 키워드

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낸드 플래시 기반 SSD (solid-state drive)는 제한된 P/E (program/erase) 사이클 횟수로 인한 내구성 문제로 TLC (triple-level cell)에서 QLC (quad-level cell)로 전환하는데 어려움이 있다. FTL (flash translation layer) 수준에서 내구성 문제를 해결하기 위해서는 블록의 수명을 예측하여 불량 블록 발생을 최소화하는 것이 중요하며, 이를 위해 비트 오류율 (bit error rate, BER)을 내구성 지표로 사용하여 수명을 균등하게 유지하는 방법이 사용되고 있다. 하지만 다중 레벨 셀 (MLC, TLC, QLC) 낸드 플래시의 일부를 SLC (single-level cell) 모드로 사용하는 하이브리드 SSD에서는 여전히 P/E 사이클을 기준으로 SLC 영역을 선정하고 있기 때문에 실제 SSD 수명과 불일치 가능성이 높아 효과적이지 않다. 본 논문에서는 하이브리드 SSD 파티션을 위해 내구성 지표로 BER을 사용하는 BDQS (BER Disparity based QLC to SLC mode programming) 기법을 제안한다. 동일한 수준의 BER을 가지는 QLC 블록들을 선별해 SLC 영역으로 전환하고 추가적으로 전환된 SLC 영역 블록의 BER을 보다 세분화해 콜드 (cold) 데이터 쓰기 버퍼, 핫 (hot) 데이터 저장 공간으로 활용함으로써 수명을 보다 개선시킬 수 있도록 한다. BDQS 기법은 쓰기 버퍼가 없는 기존 하이브리드 SSD 구조 대비 약 9.6%의 용량 감소가 발생하지만, SLC 저장 공간의 불량 블록 발생 시간이 최대 69.0%, 시스템 수명은 40.3% 연장되었고 그리고 baseline 대비 평균 쓰기 응답 시간도 22.0%까지 개선됨을 확인하였다.
#NAND flash memory #Hybrid SSD #Bit error rate #Wear leveling #Hot/cold data

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 관련 연구
Ⅲ. BER 기반 하이브리드 SSD 파티션 기법 (BDQS)
Ⅳ. 실험
Ⅴ. 결론
REFERENCES

참고문헌 (12)

참고문헌 신청
The Intel SSD 660p SSD Review: QLC NAND Arrives for Consumer SSDs, accessed on Dec. 12,2019 [Online]. https://www.anandtech.com/show/13078/theintel-ssd-660p-ssd-review-qlc-nand-arrives. Y. Cai, S. Ghose, E. F. Haratsch, Y. Luo, and O. Mutlu, “Error characterization, mitigation, and recovery in flash-memory-based solid-state drives,” Proceedings of the IEEE, vol. 105, no. 9, pp. 1666–1704, Sept 2017. google schola Yoshiki Takai, Mamoru Fukuchi, Reika Kinoshita, Chihiro Matsui, and Ken Takeuchi. Analysis on Heterogeneous SSD Configuration with Quadruple-Level Cell(QLC) NAND Flash Memory. In 2019 IEEE 11th International Memory Workshop (IMW), pages 1–4. IEEE, 2019 google schola H. Watanabe, Y. Deguchi, A. Kobayashi, et al. 2018. System-level read disturb suppression techniques of TLC NAND flash memories for read-hot/cold data mixed applications. Solid-State Electron. google schola Pan, Yangyang, Guiqiang Dong, and Tong Zhang. "Error rate-based wear-leveling for NAND flash memory at highly scaled technology nodes." Very Large Scale Integration (VLSI) Systems, IEEE Transactions on, Vol. 21, No. 7, pp. 1350-1354, July 2013. google schola

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