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학술저널
저자정보
(한경대학교) (삼성전자)
저널정보
대한전자공학회 전자공학회논문지 전자공학회논문지 제60권 제5호(통권 제546호)
발행연도
수록면
10 - 16 (7page)
DOI
10.5573/ieie.2023.60.5.10

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본 논문에서는 플로팅 게이트 전계 효과 트랜지스터(FGFET: Floating Gate Field Effect Transistor)를 구성하는 수직 전계 효과 트랜지스터(VFET: Vertical Field Effect Transistor)의 집적 과정과 분석을 진행하였다. VFET의 집적 과정에서 초박막 비정질 실리콘 채널 및 소스/드레인과 채널 사이에 얇은 터널 장벽을 이용하였다. 본 연구에서 제조된 VFET은 높은 수치의 문턱 전압과 subthreshold swing (SS), 낮은 수치의 on/off ratio를 보인다. 이에 대한 원인은 터널 장벽의 기생 커패시턴스와 균일하게 증착되지 않은 터널 장벽의 계면 및 다결정 실리콘 채널의 계면과 grain boundary에 전하 트랩이 존재하기 때문이다.
#Vertical FET #Floating gate #Logic gate #Polycrystalline Si channel #HfO₂ tunnel barrier
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목차

  1. 요약
  2. Abstract
  3. Ⅰ. 서론
  4. Ⅱ. 집적 공정 방법 및 분석 결과
  5. Ⅲ. 결론
  6. REFERENCES

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