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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2024.4
- 수록면
- 303 - 310 (8page)
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본 논문에서는 40-nm CMOS 공정을 이용하여 D-대역 5 단 저잡음 증폭기의 설계와 측정 결과를 제시하였다. 입력을 제외한 단간 정합은 트랜스포머를 통해 공액(conjugate)정합을 하였고, 입력은 발룬을 사용하여 잡음지수와 이득 특성을 절충하여 정합을 하였다. 제작한 저잡음 증폭기의 측정 결과, 140 GHz에서 최대이득 21.8 dB을 보이며, 3 dB 대역폭은 15.4 GHz, 140∼150 GHz에서 잡음 지수는 평균적으로 8.7 dB을 보였다. 패드를 제외한 칩의 면적은 0.08 mm2이며, 0.9 V 공급 전원에서 46 mW의 전력을 소비한다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. D 대역 저잡음 증폭기 구성 및 설계
Ⅲ. 측정 결과
Ⅳ. 결론
References
참고문헌 (0)
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