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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.24 No.3
- 발행연도
- 2024.6
- 수록면
- 184 - 190 (7page)
- DOI
- 10.5573/JSTS.2024.24.3.184
이용수
초록· 키워드
A Delay compensation technique for implementing scalable high-speed logics has been proposed and its theoretical background has been analyzed fundamentally. Based on the scalable design methodology, the whole logics of proposed 2-channel transceiver operate successfully over the range of 2.65-6.4 Gb/s. The prototype chip has been fabricated in 65 nm CMOS process and occupies 1.02 ㎟ die area. The transceiver consumes 72 mW/lane from 1.2 V supply. The measured eye-openings show 28.7% improvement vertically in Tx output by pre-emphasis at 6.4 Gb/s. The built-in Rx BER counter shows 0.25 unit interval (UI) horizontal eye-opening improvement at 10<SUP>-9</SUP> BER in this speed.
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목차
- Abstract
- I. INTRODUCTION
- II. ARCHITECTURE
- III. MEASUREMENT
- IV. CONCLUSIONS
- REFERENCES
참고문헌
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UCI(KEPA) : I410-ECN-151-24-02-090054956
