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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2024.6
- 수록면
- 878 - 881 (4page)
이용수
초록· 키워드
In the hardware design of AI accelerators and memory interfaces, there are many limitations in implementing new structures in a short time with low-level Hardware Description Language (HDL) such as Verilog and VHDL. Therefore, it is necessary to quickly search for the design space through simulations that abstract and express hardware structures in high-level languages (e.g., C++, SytemC-TLM, etc.).
In this paper, we present a system-level simulation model showing cycle unit accuracy based on SytemC-TLM designed to explore AI accelerators and their optimized memory interface structure.
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목차
- Abstract
- Ⅰ. 서론
- Ⅱ. 본론
- Ⅲ. 구현
- Ⅳ. 결론 및 향후 연구 방향
- 참고문헌
참고문헌
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