64-way ADC-DSP 기반 수신 회로의 구현: SS-LMS의 학습률의 변화에 기반한 적응형 알고리즘

Q: 이 논문에서 정의한 SS-LMS 알고리즘이란 무엇인가?

SS-LMS 알고리즘은 1-비트 x 1-비트 부호 기반 갱신 방식을 사용하여 하드웨어 제약이 있는 IC에서 적합한 경량 알고리즘이다. 이는 데이터와 에러 방향의 XOR 연산 결과를 필터의 입력으로 사용하며, 학습률에 따라 적응 특성이 크게 달라지는 단점을 가진다. 수렴 시간이 느리고 수렴 정확도가 제한되어 최적 등화 성능 달성이 어렵다.

Q: SS-LMS 알고리즘의 학습률을 동적으로 조절하는 방법은 무엇인가?

연구 결과, SS-LMS 알고리즘의 학습률은 업데이트 방향의 자기상관 계수를 이용하여 동적으로 조절할 수 있다. 자기상관이 0 근처에 위치할 때 이상적인 학습률임을 활용하여, 학습률과 자기상관의 관계식을 통해 학습률을 갱신한다. 이 방법을 통해 빠른 적응 속도와 낮은 비트에러율을 달성할 수 있다.

이재건; 옥상현; 허동회; 진승모; 추민성

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자료유형: 학술대회자료

저자정보: 이재건 (한양대학교) 옥상현 (한양대학교) 허동회 (한양대학교) 진승모 (한양대학교) 추민성 (한양대학교)

저널정보: 대한전자공학회 대한전자공학회 학술대회 2025년도 대한전자공학회 하계학술대회 논문집

발행연도: 2025.6

수록면: 758 - 762 (5page)

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This paper presents the implementation and analysis of a DSP-based receiver architecture for high-speed communication. The focus is placed on coefficient adaptation within the DSP receiver, specifically the limitations of the conventional sign-sign least mean square (SS-LMS) algorithm. While SS-LMS is highly hardware-efficient due to its single-bit directional updates, it suffers from slow convergence and limited accuracy when the learning rate is sub-optimal. To address this, we propose a μ-Newton SS-LMS algorithm that dynamically adjusts the learning rate based on the autocorrelation of the update direction. The proposed method is implemented within a 64-way ADC-DSP receiver architecture, and simulation results demonstrate faster convergence and improved bit error rate (BER) performance compared to conventional fixed-rate SS-LMS. Furthermore, the synthesized design with an 8-tap FFE achieves comparable or superior equalization performance to a conventional 14-tap FFE, while reducing logic area by 30%. These results confirm the effectiveness of the proposed adaptive SS-LMS algorithm as a competitive solution for DSP-based receiver implementations.

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