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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.25 No.6
- 발행연도
- 2025.12
- 수록면
- 730 - 735 (6page)
- DOI
- 10.5573/JSTS.2025.25.6.730
이용수
초록· 키워드
This letter presents a capacitorless low-dropout (LDO) regulator with a flipped-voltage-follower (FVF) structure and segmented power cells, targeting fast transients and high power-supply-rejection (PSR). The design addresses the stability issues and bias point variations found in conventional FVF-based LDOs. Two key innovations are introduced: a cascode transistor in the fast loop to stabilize bias points, and a segmented core that extends the load current range and enhances AC performance. Additionally, this architecture enables efficient on-chip power delivery, reducing IR drop and simplifying power distribution networks. Implemented in 65-nm CMOS, the LDO operates from a 1.2-V input to a 1.0-V output, supporting a 100 mA load current. Simulations show a wideband PSR with a worst-case bound of < -14:2 dB and a transient response with undershoot and overshoot limited to 59 mV and 58 mV, respectively, for a 30 mA load step with a 10 ns edge.
#Low-dropout (LDO) regulator
#flipped-voltage-follower (FVF)
#power-supply-rejection (PSR)
#capacitorless
#segmented power cells
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목차
- Abstract
- Ⅰ. INTRODUCTION
- Ⅱ. ANALYSIS OF PREVIOUS WORK
- Ⅲ. PROPOSED LDO ARCHITECTURE
- Ⅳ. SIMULATION RESULTS
- Ⅴ. CONCLUSIONS
- REFERENCES
참고문헌
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