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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2026.3
- 수록면
- 165 - 170 (6page)
이용수
초록· 키워드
AI와 모바일 시스템의 발전이 가속화됨에 따라 연산 코어 근처에서 데이터 집약적인 워크로드를 신속하게 처리할 수 있는 고성능 캐시의 중요성이 점점 더 증대되고 있다. 일반적인 6T SRAM과 달리 8T SRAM은 읽기·쓰기 경로를 분리하여 회로 구동의 안정성을 향상시키는 장점이 있으나 기존 6T SRAM 대비 많은 배선과 트랜지스터를 필요로 하기 때문에 이를 위한 추가 면적이 필요한 단점이 있다. 차세대 반도체로 주목받고 있는 CNTFET은 전도성이 좋은 CNT로 전류가 흐르는 구조를 가지고 있기 때문에 CNTFET 안의 CNT 밀도를 증가시키는 방식으로 회로의 면적을 줄일 수 있다. 본 논문에서는 hybrid 8T SRAM의 읽기 회로에서의 CNT 밀도와 게이트 폭을 동시에 최적화하여 hybrid 8T SRAM의 읽기 성능을 향상시킬 수 있는 방법에 대해 논의하고 제안된 최적화 방법의 성능 향상 정도를 시뮬레이션 기반 분석을 통해 정량적으로 분석하고자 한다.
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목차
- Abstract
- 요약
- Ⅰ. 서론
- Ⅱ. 본론
- Ⅲ. 결론
- References
참고문헌
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