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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2026.3
- 수록면
- 188 - 193 (6page)
이용수
초록· 키워드
Gate-All-Around(GAA) nanosheet FET는 차세대 트랜지스터 구조로 주목받고 있으나, sub-3 nm 공정에서는 source/drain (S/D) contact 저항이 주요 성능 병목으로 작용한다. 기존 metal-semiconductor 접촉 구조는 페르미 준위 고정 현상으로 인해 접촉 저항 저감에 한계가 있다. 본 논문에서는 초박막 절연층을 삽입한 metal-interlayer-semiconductor (MIS) S/D contact 구조를 제안하고, Sentaurus TCAD 시뮬레이션을 통해 중간층 물질 및 두께를 최적화하였다. 그 결과, ZnO 중간층 2 nm 조건에서 전기적 특성이 가장 우수함을 확인하였다. 최적화된 MIS 기반 GAA nanosheet FET는 기존 구조 대비 정적 전력이 약 81.6% 감소하고 스위칭 성능이 약 242% 향상되어, power, performance, area의 동시 개선 가능성을 보여준다.
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목차
- Abstract
- 요약
- Ⅰ. 서론
- Ⅱ. 본론
- Ⅲ. 결론
- References
참고문헌
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