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초록·키워드
This paper presents an optimization method for the PFD reset delay in charge-pump phase-locked loops (CP-PLLs). The PFD reset delay strongly affects CP nonidealities, such as clock feedthrough, charge sharing, and current mismatch. A SystemVerilog (SV)-based time-domain model is introduced to narrow the τ<sub>reset</sub> search space and identify the optimum τ<sub>reset</sub>. The proposed method is verified through post-layout simulations and measurement results. Fabricated in a 28-nm CMOS process, the prototype PLL optimized using the proposed method achieves an RMS jitter of 1.12 ps, a reference spur of −56.4 dBc, and an FoMJ of −233.6 dB.
본문·목차
인공지능 문자 인식 모델을 통해 추출된 텍스트로, 일부 오타나 오류가 포함될 수 있으나 지속적으로 개선 중입니다.
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