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초록·키워드
합성곱 신경망(CNN)은 반복적인 메모리 접근과 대규모 연산으로 인해 임베디드 및 엣지 환경에서 메모리 병목과 연산 지연 문제가 발생한다. 본 논문에서는 메모리 접근 최소화와 연산 중첩 수행을 위한 RISC-V 기반 CNN 가속기 구조를 제안한다. 제안하는 구조는 소형 입력 특징맵 버퍼를 기반으로 한 스트리밍 데이터 흐름과 실시간 Im2col 생성 방식을 적용하여 전체 Im2col 행렬을 저장하지 않고 필요한 데이터만 실시간으로 재구성한다. 또한 가중치 고정형 시스톨릭 배열과 느슨한 결합 컨트롤러 구조를 통해 데이터 재사용과 연산 병렬성을 향상시켰다. RTL 시뮬레이션 결과, 동일한 3×3 합성곱 연산에서 RISC-V 프로세서는 0.149 MAC/cycle/ALU, 제안 가속기는 0.961 MAC/cycle/PE의 연산 자원당 처리율을 보였으며, 제안 가속기는 약 6.46배 높은 결과를 보였다. 또한 입력 메모리 접근 횟수는 약 8.7배 감소하였다.
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