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초록·키워드
본 논문에서는 FPGA 내부 IP를 활용하여 외부 SERDES 칩 없이 직렬 통신 인터페이스를 구현하는 주파수 인코딩 기반 구조를 제안한다. 기존 SERDES 방식은 별도의 Serializer 및 Deserializer 칩을 사용하므로 시스템 비용 증가, PCB 면적 확대, 전력 소모 증가 및 채널 간 지연 편차와 같은 문제를 가진다. 제안 방식은 송신부와 수신부가 동일한 기준 클록을 공유하는 환경을 전제로 하며, 병렬 데이터의 상태를 서로 다른 주파수의 직렬 신호로 변환하여 전송한다. 수신부는 수신 신호의 주파수를 판별하여 원래의 병렬 데이터를 복원한다. 특히 공통 기준 클록을 사용하는 위상배열안테나 시스템에 적용이 용이하며, FPGA 내부 자원만으로 구현 가능하여 시스템 비용 절감, 보드 공간 감소 및 채널 간 latency skew 감소 효과를 기대할 수 있다.
본문·목차
인공지능 문자 인식 모델을 통해 추출된 텍스트로, 일부 오타나 오류가 포함될 수 있으나 지속적으로 개선 중입니다.
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