입·출력 시간차이를 이용한 전류 부스팅 구조를 갖는 DDI(Display Driver IC)용 저소비전력 고슬루율 CMOS 버퍼증폭기 설계에 관한 연구 :A Study on the Design of Low Power & High Slew Rate CMOS Buffer Amplifier for DDI with Current Boosting Structure Using Input-Output Time Difference

김요섭

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자료유형: 학위논문

저자정보: 김요섭 (청주대학교, 청주대학교 대학원)

지도교수: 손상희

발행연도: 2018

저작권: 청주대학교 논문은 저작권에 의해 보호받습니다.

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드라이버 IC에서 사용되는 연산증폭기는 높은 저항과 고용량의 커패시터를 부하로 가지는 디스플레이패널(Display Panel) 데이터라인(data line)에 신호를 전달하는 버퍼(Buffer)역할을 담당한다. 이 역할을 담당하기 위한 연산증폭기의 특성은 큰 전압이득(Gain), 부하의 크기에 따른 높은 슬루율(Slew rate), 좋은 전류 구동능력, 넓은 입/출력 동작영역(Input/Output range), 작은 오프셋(Offset)을 가지고 넓은 범위의 전원 전압의 변화에도 안정적인 특성이 요구된다. 또한 고집적화에 따른 소비전력 증가를 막기 위한 저소비전력 특성이 요구된다. 일반적으로 슬루율을 개선시키는 방법은 기본적으로 바이어스 단의 전류()를 증가시키는 방법과 출력단을 바꾸는 방법이 있다. 각각의 방법에 맞추어 회로를 추가시키는 여러 가지 기법들이 연구되어왔다. 기존의 연산증폭기는 입력단은 레일-투-레일(Rail-to-Rail) 구조를 가지며, 출력단은 AB급 증폭기를 사용하여 소비전력을 저감시키고 입/출력 스윙 범위를 VDD부터 VSS까지 증가시킨 회로이다. 그러나 큰 용량성 부하를 구동할 때 슬루율이 크게 감소하는 한계를 가지고 있다.
이에 본 논문에서는 기존의 연산증폭기 회로들의 문제점을 해결하기 위하여 저소비전력 및 높은 슬루율을 갖는 연산증폭기를 제안하였다. 제안한 연산증폭기는 저소비전력과 높은 슬루율을 갖기 위하여 입/출력의 시간 차이를 감지하여 입력단에 바이어스 전류를 충/방전시에만 전류를 부스팅하는 회로를 구현하였다. 제안한 회로는 cadence spectre 시뮬레이션을 통해 부하커패시터 10nF를 기준으로 슬루율이 23V/us로 개선되었다. 이는 기존 연산증폭기가 가지는 슬루율보다 약 3~4배 이상의 슬루율 향상을 보였다. 설계한 높은 슬루율을 가지는 저소비전력 회로는 TSMC 0.18um 1-폴리 6-메탈 CMOS 공정을 사용하여 모의실험을 수행하였다.

#레일-투-레일 #고성능 연산증폭기 #높은 슬루율 #소스 드라이버 IC #저소비전력 #버퍼증폭기 #전류부스팅

1. 서론 1
1.1 연구 필요성 1
2. 배경 지식 4
2.1 슬루율 4
2.2 연산증폭기 6
2.2.1 기본적인 2단 연산증폭기 6
2.2.2 CMOS 연산증폭기의 구조 선택 8
2.3 저소비전력 CMOS 연산증폭기의 입력단 구조 선택 10
2.4 저소비전력 CMOS 연산증폭기의 출력단 구조 선택 11
2.4.1 A급 출력단 11
2.4.2 B급 출력단 13
2.4.3 AB급 출력단 16
3. 저소비전력 CMOS Op-Amp의 슬루율 향상을 위한 회로설계 제안 및 구현 18
3.1 전류 부스팅 구조의 레일-투-레일 버퍼 증폭기 18
3.1.1 제안한 회로의 구조 18
3.1.2 추가된 회로의 동작 원리 20
3.1.3 제안한 회로의 동작 21
4. 제안한 연산증폭기의 모의실험 및 결과분석 23
5. 결론 31
참고문헌 32
Abstract 35

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