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(창원대학교, 창원대학교 대학원)

지도교수
김영희
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창원대학교 논문은 저작권에 의해 보호받습니다.

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인공지능, 사물인터넷, 자율주행 뿐만 아니라 의학, 가전용품 등 사용범위가 점점 증가하면서 저면적, 낮은 전력, 저가격인 MCU(Micro Control Unit)의 발전은 필수 불가결 존재이다. MCU는 집적회로로 만들어진 작은 컴퓨터이며 규모가 매우작고, 하나의 MCU에는 프로세서 코어인 한 개 이상의 CPU(Central Processing Unit)를 가지고 있으며 프로그램을 위한 메모리가 내장되어 있다. 이러한 MCU의 발전에 의해 Flash를 내장하는 eFlash(Embedded Flash)의 기술이 대두되고 있다. 또한 시간이 지날수록 저면적, 낮은 전력을 요구하기 때문에 전체 시스템을 칩 하나에 담은 기술집약적 반도체인 SoC(System on Chip)의 중요성이 날이 갈수록 커지고 있는 추세이다.
본 논문은 110nm 공정을 기반으로 설계를 진행하였으며 셀은 Super Flash 타입의 셀을 이용하였다. Super Flash 셀의 장점은 공정이 상대적으로 단순하고 두꺼운 tunnel oxide를 사용하므로 신뢰성이 우수하다. 또한 FN(Fowler Nordheim) 터널링을 수행할 때 poly to sub방식을 사용하던 기존의 ETOX셀에 비해 Super Flash 셀은 페이지 지우기를 수행할 때 FG의 edge를 이용하여 FN 터널링을 수행하기 때문에 페이지 지우기 모드의 시간을 단축시킬 수 있고, tunnel oxide의 스트레스를 줄일 수 있어 over-erase를 방지할 수 있다. 프로그램 모드는 HCI(Hot Carrier Injection) 방식이 FN 터널링 방식에 비해 프로그램 속도가 빠르므로 HCI 방식을 사용하였다. 또한 테스트비용을 줄이기 위해 all erase 방식을 사용하였다. 반면 all program 방식을 사용하지 않은 이유는 프로그램 모드에서 셀 당 흐르는 전류는 5㎂이므로 1,024개의 열 셀을 한꺼번에 프로그램 시키려면 최소 5㎃의 전류가 필요하다. 하지만 목표 전류가 커지는 만큼 DC-DC 변환기의 전하 펌프에서 레이아웃 면적이 커지기 때문에 IP(Intellectual Property) 칩 면적에서 경쟁하기 힘들 수 있다. 셀 바이어스 조건을 살펴보면 CG(Control Gate)와 SL(Source Line)에 11.5V와 9.5V의 높은 전압이 필요하므로 코어 회로도 중 행 구동 회로에서는 소자의 신뢰성을 확보하기 위하여 HV(High Voltage) 소자를 사용하였으며 BL(Bit Line)은 높은 전압이 필요 없기 때문에 5V 소자를 사용하여 WBL 스위치와 RBL 스위치를 설계하였다. BL의 경우 32bit 단위로 한 개의 BL S/A 회로를 가지는 local db 감지 구조를 사용하여 기생 커패시턴스를 줄여서 고속으로 읽기 모드가 가능 하도록 설계를 하였다. 한편 CG와 SL에 높은 전압을 공급하기 위하여 원하는 전압을 생성해주는 DC-DC 변환기에서 VPP 전하 펌프를 설계하였다. 기본적인 구조는 크로스-커플드 된 차지펌프 회로이며 부스팅 노드를 VIN으로 프리차징 시키기 위해 프리차징 회로도를 추가하였고, 기생 pn 접합 다이오드가 active mode로 진입해서 전하 손실 문제가 생기는 것을 방지하기 위하여 기생 pn 접합 다이오드를 항상 off 시켜주기 위해 높은 전압이 바디에 인가되는 PMOS BPBC(Body Potential Bias Circuit)의 구조로 설계하였다. 또한 펌핑 커패시터의 종류에 따른 펌핑 전류를 모의실험을 통해 비교해 보았다. 기본적으로 MOS 커패시터를 이용하였고, HV 소자의 PMOS, NMOS, native NMOS소자들을 비교해 보았다. PMOS에 비해 NMOS를 사용한 펌핑 커패시터의 펌핑 전류가 더 컸으며 목표 펌핑 전류를 worst 조건에서 충분하게 만족 시켰고, 레이아웃을 진행 했을 때 저면적에 대한 경쟁력을 키우기 위해 HV native NMOS소자를 이용하여 설계를 하였다. 한편 110㎚ 공정을 기반으로 설계된 512Kb eFlash IP의 레이아웃 면적은 925㎛ × 933.22㎛(=0.8632㎜2)으로 저면적에 대한 경쟁력을 키울 수 있었으며 모의실험 결과 각 모드별로 셀의 상태의 따른 코어 회로도의 신호들은 정상적으로 전압들을 출력하였다.
#eFlash IP #Core Circuit #Cross Coupled Charge Pump Circuit #eFlash #Super Flash Cell

목차

  1. 목 차
    한글 요약문 i
    목 차 iii
    그림 목차 iv
    표 목차 ix
    약 어 x
    제 1 장 서 론 1
    제 2 장 eFlash cell 4
    2.1 eFlash Cell 개발 동향 4
    2.2 설계된 eFlash Cell 동작원리 5
    제 3 장 eFlash 메모리 IP 설계 10
    3.1 eFlash IP 회로 설계 18
    3.2 DC-DC 변환기 회로 설계 33
    제 4 장 모의실험 결과 42
    제 5 장 결 론 55
    참고문헌 57
    Abstract 60
    그 림 목 차
    그림 2.1 Super Flash 셀 공정단면도 5
    (Cross section view of Super Flash cell)
    그림 2.2 프로그램 모드에서의 셀 회로도 6
    (a) 선택된 행 / 선택된 열, (b) 선택된 행 / 선택되지 않은 열, (c) 선택되지 않은 열 / 선택된 행, (d) 선택되지 않은 행 / 선택 되지 않은 열
    (Cell schematic in program mode : (a) selected row / selected column, (b) selected row / unselected column, (c) unselected row / selected column, (d) unselected row / unselected column)
    그림 2.3 페이지 지우기 모드에서의 셀 회로도 7
    (a) 선택된 행 / 선택된 열, (b) 선택되지 않은 행 / 선택되지 않 은 열
    (Cell schematic in page erase mode : (a) selected row / selected column, (b) unselected row/ unselected column.)
    그림 2.4 읽기 모드에서의 셀 회로도 8
    (a) 선택된 행 / 선택된 열, (b) 선택된 행 / 선택되지 않은 열, (c) 선택되지 않은 열 / 선택된 행, (d) 선택되지 않은 행 / 선 택되지 않은 열
    (Cell schematic in read mode : (a) selected row / selected column, (b) unselected row/ unselected column.)
    그림 3.1 512Kb eFlash IP 블록도 12
    (Block diagram of 512Kb eFlash IP)
    그림 3.2 페이지 지우기 모드의 타이밍 다이어그램 13
    (Timing diagram of page erase mode)
    그림 3.3 프로그램 모드의 타이밍 다이어그램 14
    (Timing diagram of program mode)
    그림 3.4 읽기 모드의 타이밍 다이어그램 15
    (Timing diagram of read mode)
    그림 3.5 WVR 모드의 타이밍 다이어그램 16
    (a) EVR 모드, (b) PVR 모드
    (Timing diagram of WVR mode : (a) EVR mode, (b) PVR mode)
    그림 3.6 셀 문턱전압 측정모드의 타이밍 다이어그램 17
    (Timing diagram of cell VT measuring)
    그림 3.7 All erase 모드의 타이밍 다이어그램 18
    (Timing diagram of All erase mode)
    그림 3.8 행 구동 회로도의 페이지 지우기 모드 20
    (a)선택되는 열, (b) 선택되지 않은 열
    (Page erase mode of row driver : (a) selected row, (b) unselected row)
    그림 3.9 행 구동 회로도의 프로그램 모드 22
    (a)선택되는 열, (b) 선택되지 않은 열
    (Program mode of row driver : (a) selected row, (b) unselected row)
    그림 3.10 행 구동 회로도의 읽기 모드 23
    (a)선택되는 열, (b) 선택되지 않은 열
    (Read mode of row driver : (a) selected row, (b) unselected row)
    그림 3.11 WBL 스위치의 페이지 지우기 모드 25
    (Page erase mode of WBL_Switch)
    그림 3.12 WBL 스위치의 프로그램 모드 26
    (Program mode of WBL_Switch)
    그림 3.13 WBL 스위치의 읽기 모드 27
    (Read mode of WBL_Switch)
    그림 3.14 RBL 스위치의 페이지 지우기 모드 28
    (Page erase mode of RBL 스위치)
    그림 3.15 RBL 스위치의 프로그램 모드 29
    (Program mode of RBL_Switch)
    그림 3.16 RBL 스위치의 읽기 모드 30
    (Read mode of RBL_Switch)
    그림 3.17 BL S/A 회로도의 대기상태 모드 31
    (Stand by mode of BL S/A Circuit)
    그림 3.18 BL S/A 회로도의 지워진 셀 모드 32
    (Erased cell mode of BL S/A Circuit)
    그림 3.19 BL S/A 회로도의 프로그램된 셀 모드 33
    (Programmed cell mode of BL S/A Circuit)
    그림 3.20 설계된 기준전압 회로도 36
    (Designed BGR schematic)
    그림 3.21 전하 펌프 회로의 블록도 37
    (Block diagram of charge pump circuit)
    그림 3.22 설계된 전하 펌프 회로도 38
    (Designed charge pump schematic)
    그림 3.23 설계된 전압조정 회로도 39
    (Designed voltage regulator schematic)
    그림 3.24 설계된 VBL_0p8V 회로도 40
    (Designed VBL_0p8V schematic)
    그림 3.25 설계된 VSL_0p5V 회로도 41
    (Designed VSL_0p5V schematic)
    그림 4.1 페이지 지우기 모드의 모의실험 결과 42
    (a) 코어 신호 출력전압, (b) HV 스위칭 출력전압, (c) DC-DC 변환기 출력전압
    (Simulation result of erase : (a) core signal output, (b) HV switching output, (c) DC-DC converter output)
    그림 4.2 프로그램 모드의 모의실험 결과 44
    (a) 코어 신호 출력전압, (b) HV 스위칭 출력전압, (c) DC-DC 변환기 출력전압
    (Simulation result of program : (a) core signal output, (b) HV switching output, (c) DC-DC converter output)
    그림 4.3 읽기 모드 모의실험 결과 47
    (Simulation result of read : (a) erased Cell (b) programmed cell)
    그림 4.4 WVR 모드 모의실험 결과 48
    (a) EVR 모드, (b) PVR 모드
    (Simulation result of WVR mode : (a) EVR mode, (b) PVR mode)
    그림 4.5 셀 VT측정 모의실험결과 49
    (a) 지워진 셀, (b) 프로그램된 셀
    (Simulation result of cell VT measuring : (a) erased cell, (b) programmed cell.)
    그림 4.6 All Erase 모의실험 결과 50
    (Simulation result of All erase mode)
    그림 4.7 기준전압 발생회로 모의실험 결과 51
    (a) 온도에 따른 기준전압, (b) VCC 변화에 대한 기준전압, (c) power-up
    (Simulation result of BGR: (a) temperature sweep (b) VCC sweep (C) power-up)
    그림 4.8 512Kb eFlash IP의 레이아웃 이미지 54
    (Layout image for 512Kb eFlash IP)
    표 목 차
    표 2.1 eFlash 셀의 비교 4
    (The feature comparison of eFlash cells)
    표 2.2 eFlash 셀의 셀 바이어스조건 9
    (Cell bias condition of eFlash cell)
    표 3.1 512Kb eFlash IP의 주요특징 11
    (Main features of 512Kb eFlash IP.)
    표 3.2 동작모드별 HV 스위칭 전압 19
    (HV switching voltage by operating mode)
    표 3.3 동작모드별 DC-DC 변환기 전압 테이블 35
    (DC-DC converter voltage table by operation mode)
    표 4.1 펌핑 커패시터의 종류에 따른 펌핑 전류 및 펌핑 효율 53
    (Pumping current and pumping efficiency according to the type of pumping capacitor)
    표 4.2 펌핑 커패시터의 종류에 따른 NTC 모의실험 결과 53
    (NTC Simulation according to the type of pumping capacitor)

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