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논문 기본 정보
- 자료유형
- 학위논문
- 저자정보
- 지도교수
- 서화정
- 발행연도
- 2023
- 저작권
- 한성대학교 논문은 저작권에 의해 보호받습니다.
이용수13
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Fixslicing 기법을 구현된 AES 블록 암호는 기존의 구현 기법인 Bitsliced 기법의 선형 계층에서의 많은 Cycle이 발생하는 문제점을 해결하기 위해 라운드 함수 중 Shiftrows 함수를 생략한 기법이다. Shiftrows 함수를 생략함으로써 Bitsliced 기법 대비 30% 높은 성능을 달성하였다. 본 논문에서 는 Fixslicing 기법과 Counter 운용 모드의 Nonce 값이 고정되는 특성을 활 용하여 32-bit RISC-V 프로세서 상에서의 Fixslicing AES Counter 운용 모 드 최적화 구현을 진행하였다. Nonce 값이 고정됨으로 인해서 AES 블록 암 호의 암호화 과정에서 2 라운드의 Shiftrows 함수까지 연산하였을 때, Count 값에 따른 고정된 값이 나오는 것을 조사를 통해 분석하였다. 이 분석을 활용 하여 최적화 구현을 위해 사전 연산 기법을 적용하였으며, 사전 연산을 통해 2번의 Addroundkey, 2번의 SubBytes, 1번의 Mixcolumns 연산의 생략이 가 능하였다. 코드량이 늘어나는 단점을 보완하기 위해 Shiftrows 함수 연산을 반만 생략하는 Semi-Fixsliced와 완전히 생략한 Fully-Fixsliced 두 구현 모두 에 제안 기법을 적용하여 성능 측정을 진행하였다. 결과적으로 제안하는 사전 연산 기법을 통해 구현하였을 때 하나의 블록을 암호화 하는 비용은 각각 1,345 cpb, 1,283 cpb의 성능을 보여주고 있으며 기존 구현 성능 대비 약 7%, 약 9%의 성능 향상을 확인하였다.
목차
1. 서론 12. 관련연구 32.1 AES 블록 암호 32.2 Bitsliced AES 42.3 Fixslicing AES 62.4 Counter 운용 모드 82.5 32-bit RISC-V 프로세서 93. 구현 기법 133.1 사전 연산 기법 133.2 사전 연산 테이블 생성 최적화 구현 173.3 사전 연산 테이블을 활용한 최적화 구현 214. 성능 평가 285. 결 론 30참고문헌 31ABSTRACT 34
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