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논문 기본 정보

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한국통신학회 한국통신학회논문지 한국통신학회논문지 제29권 4A호
발행연도
2004.4
수록면
439 - 446 (8page)

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본 논문에서는 통신 시스템의 저전력, 고속 동작에 적합한 2단 8비트 500Msamples/s ADC 설계 기법을 제안하였다. 이를 위하여 기존의 2단 변환기에서 사용하는 폐쇄형 구조 대신 개방형 구조를 사용하였고 리셋 스위치를 사용하여 mux-array를 이용한 개방형 구조에서 문제가 되는 기생 캐패시턴스에 의한 정착 시간 지연 문제를 해결하여 고속 동작에 적합하도록 하였다. 또한 아날로그 래치를 제안하여 기존의 정적 동작 대신 동적 동작을 통하여 전력 소모를 줄였다. 위에서 제안한 설계 기법을 이용하여 설계된 ADC는 모의실험 결과 103MHz 입력 신호를 500MHz로 샘플링 할 때 7.6비트의 ENOB을 가지며 1.8V 단일 전원에서 203mW의 전력을 소모한다. 레이아웃은 1-poly 6-metal 0.18um CMOS 공정을 이용하였으며 면적은 760um*800um이다.

목차

요 약

ABSTRACT

Ⅰ. 서 론

Ⅱ. 제안된 개방형 2-Step ADC

Ⅲ. 모의실험 & Layout 결과

Ⅳ. 결 론

참 고 문 헌

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