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저널정보
Korean Institute of Information Scientists and Engineers 한국정보과학회 학술발표논문집 한국정보과학회 1995년도 봄 학술발표논문집 제22권 제1호
발행연도
1995.4
수록면
811 - 814 (4page)

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회로 설계에 있어서 클럭을 결정하고 타이밍 분석(timing analysis)을 하는 것은 아주 중요한 문제이다. 고성능 VLSI 시스템 설계에 있어서 시스템의 안정성을 보장하기 위해서는 클럭의 동기화에 따라 올바른 신호가 전파(propagate)되어져야 한다. 동기화 시스템에서 최적의 클럭 주기(clock period)는 최장 경로(longest path)와 최단 경로(shortest path)의 정확성에 크게 의존한다.
타이밍 제약조건(timing constraints)이 만족되고, 동기화 회로 내의 클럭 스큐(clock skew)가 해결되어야 회로의 정확한 동작을 보장할 수 있다. 본 논문에서는 최단 경로 상에서 증진된 타이밍 검증(timing verification)을 지원하도록, 조합회로 내에서 k개의 짧은 경로들(k-most short paths)을 찾아내는 효과적인 알고리즘을 제시한다. 제시된 알고리즘은 이미 접근한 짧은 경로의 시간지연(delay) 정보를 이용함으로써 새로운 경로에 접근하는데 있어 동일한 부분 경로들에 대한 불필요한 접근을 피하도록 구성된다. 그리고 여기서 열거된 짧은 경로들 상에 존재하는 시간지연 요소들의 시간지연을 줄임으로써 클럭 동작의 안정 범위를 확보한다.
ISCAS 벤치마크 회로들을 사용한 실험 결과는 본 논문에서 제시한 알고리즘의 효율성을 입증한다.

목차

요약

1. 서론

2. 클럭 주기와 최단 경로의 관련성

3. 짧은 경로 열거(Short Paths Enumeration) 알고리즘

4. 실험결과

5. 결론

참고문헌

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