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Korean Institute of Information Scientists and Engineers 한국정보과학회 학술발표논문집 한국정보과학회 1991년도 가을 학술발표논문집 제18권 제2호
발행연도
1990.10
수록면
675 - 678 (4page)

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Non-pipeline 방식으로 instruction을 수행할 경우 특정 시간동안 하나의 instruction만을 수행할 수 있고, instruction latency만큼의 시간마다 하나의 instruction 수행이라는 throughput을 얻을 수 있다. Instruction pipeline 방식을 도입하면 instruction latency 보다 더 짧은 시간 (하나의 instruction을 구성하는 각 stage의 time duration)마다 하나의 instruction 수행을 완료시킴으로써 throuput면에서 커다란 증가를 가져올 수 있다. 최근 general-purpose computer에 도입되고 있는 instruction pipeline 기법을 상위 수준 합성 과정에 도입하였다. Instruction pipeline을 지원할 경우 적은 면적의 부가적인 hardware 추가로써 상당한 수행 속도의 증가를 얻을 수 있다. 본 논문에서는 instruction pipeline 환경하에서 다루어야 할 여러가지 issue들과 이를 고려한 상위 수준 합성 과정에 대하여 기술한다.

목차

요약

Ⅰ. 서론

Ⅱ. Datapath의 구조 및 Timing

Ⅲ. Issues in Instruction Pipeline

Ⅳ. Instruction Pipeline을 지원하는 상위 수준 합성 과정

Ⅴ. 실험 결과

Ⅵ. 결론

Ⅶ. 참고 문헌

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