고속 DRAM을 위한 Duty Cycle 보정 기능을 가진 Analog Synchronous Mirror Delay 회로의 설계

최훈; 김주성; 장성진; 이재구; 전영현; 공배선

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자료유형: 학술저널

저자정보: 최훈 김주성 장성진 이재구 전영현 공배선

저널정보: 대한전자공학회 전자공학회논문지-SD 전자공학회논문지 SD편 제42권 제9호

발행연도: 2005.9

수록면: 29 - 34 (6page)

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본 논문에서는 duty cycle-corrected analog synchronous mirror delay(DCC-ASMD)라고 불리는 새로운 구조의 내부 클럭 생성기를 제안한다. 제안된 회로는 임의의 duty ratio를 가진 외부 클럭에 대하여 duty ratio가 50%로 보정된 내부 클럭을 2클럭 주기 만에 생성할 수 있다. 그러므로, 본 내부 클럭 생성기는 double data-rate (DDR) synchronous DRAM (SDRAM)과 같은 듀얼 에지 동기형 시스템(dual edge-triggered system)에 효율적으로 이용될 수 있다. 제안된 기술의 타당성을 평가하기 위하여, 0.35μm CMOS 공정기술을 이용하여 제안된 내부 클럭 생성기를 구현하여 모사실험을 실행하였다. 실험 결과, 제안된 내부 클럭 생성기는, 40 ～ 60%의 duty ratio를 갖는 외부 클럭 신호에 대하여, 50% duty ratio를 갖는 내부 클럭 신호를 2 클럭 주기 만에 발생시킬 수 있음을 확인하였다.

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[학술지(정기간행물)] - F. M. Gardner / nov.1980. / Charge-pump phase-locked loops

[학술지(정기간행물)] - J.G.Maneatis / nov.1996. / Low-jitterprocess-independent DLL and PLL based on self-biased techniques

[학술지(정기간행물)] - T Saeki, / nov.1996. / A 2.5-ns clock access, 250 MHz,256-Mb SDRAM with synchrous morror delay 31 : 250 1656 ~ 1665

[학술지(정기간행물)] - T. Saeki / 1997. / A 10 ps jitter 2 clock cycle lock time CMOS digital clock generator based on an interleaved synchronous mirror delay scheme : 109 ~ 110

[학술지(정기간행물)] - Daeyun Shin / apr.1999. / An Analog Synchronous Mirror Delay for High speed DRAM Application 34 : 484 ~

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