유한체 GF(2<SUP>m</SUP>)상의 고속 병렬 승산기의 설계

성현경

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자료유형: 학술저널

저자정보: 성현경

저널정보: 대한전자공학회 전자공학회논문지-SC 전자공학회논문지 제43권 SC편 제5호

발행연도: 2006.9

수록면: 36 - 43 (8page)

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연구결과

이 논문의 연구 히스토리 (7)

2013

유한체 GF(2^m)상의 기약다항식의 모든 계수가 1을 갖는 고속 병렬 승산기의 설계

성현경 한국컴퓨터정보학회논문지 2013.02 학술저널

2010

VCG를 사용한 GF(2^m)상의 고속병렬 승산기 설계에 관한 연구

성현경 한국정보통신학회논문지 2010.03 학술저널

2008

유한체 GF(2^m)상의 비트-병렬 곱셈기의 설계

성현경 한국정보통신학회논문지 2008.07 학술저널

2006

유한체 GF(2^m)상의 고속 병렬 승산기의 설계

성현경 전자공학회논문지-SC 2006.09 학술저널

1989

GF ( 2m ) 상의 셀배열 승산기의 구성 ( A Construction of Cellular Array Multiplier Over GF ( 2m ) )

성현경 , 김흥수 전자공학회논문지 1989.04 학술저널

1986

Bit code 연산에 의한 GF (2^m) 상의 승산기 구성

성현경 , 강성수 , 김흥수 대한전자공학회 학술대회 1986.12 학술대회자료

Bit code 연산에 의한 GF ( 2m ) 상의 승산기 구성 ( A construction of multiplier by bit code arithmetic over GF ( 2m ) )

성현경 , 강성수 , 김흥수 대한전자공학회 학술대회 1986.01 학술대회자료

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본 논문에서는 GF(2<SUP>m</SUP>)상에서 표준기저를 사용한 두 다항식의 승산을 비트-병렬로 실현하는 새로운 형태의 고속 병렬 승산기를 제안하였다. 승산기의 구성에 앞서, 피승수 다항식과 기약다항식의 승산을 병렬로 수행한 후 승수 다항식의 한 계수와 비트-병렬로 승산하여 결과를 생성하는 MOD 연산부를 구성하였다. MOD 연산부의 기본 셀은 2개의 AND 게이트와 2개의 XOR 게이트로 구성되며, 이들로부터 두 다항식의 비트-병렬 승산을 수행하여 승산결과를 얻도록 하였다. 이러한 과정을 확장하여 m에 대한 일반화된 회로의 설계를 보였으며, 간단한 형태의 승산회로 구성의 예를 GF(2⁴)를 통해 보였다. 또한 제시한 승산기는 PSpice 시뮬레이션을 통하여 동작특성을 보였다. 본 논문에서 제안한 승산기는 기본 셀에 의한 MOD 연산부가 반복적으로 이루어짐으로서 차수 m이 매우 큰 유한체상의 두 다항식의 승산에서 확장이 용이하며, VLSI에 적합하다. 또한 승산기회로의 내부에 메모리 소자를 사용하지 않기 때문에 연산과정 중 소자에 의해 발생하는 지연시간이 적으므로 고속의 연산을 수행할 수 있다.

#Finite fields GF(2< #SUP> #m< #/SUP> #) #Parallel multiplier #Systolic multiplier #Irreducible polynomial #Reed-Solomon decoder

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