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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2008.4
- 수록면
- 36 - 42 (7page)
이용수
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본 논문은 광통신 시리얼 링크를 위한 40Gb/s 클록 및 데이터 복원 회로의 설계를 제안한다. 설계된 본 회로는 다중 위상을 생성하는 LC 탱크 PLL을 이용하여 8개의 샘플링 클록을 생성하고 2x 오버샘플링 구조의 뱅-뱅 위상 검출기를 이용하여 데이터와 클록의 위상을 조정한다. 40Gb/s의 입력 데이터가 샘플링을 거쳐서 1:4 디멀티플렉싱되어 4채널에 10Gb/s 출력으로 복원되는 구조로서 디지털과 아날로그의 전원을 분리하여 설계가 진행되었다. 인덕터를 사용하여 칩면적은 2.8 × 2.4㎟을 차지하고 전력소모는 약 200㎽이다. 0.18um CMOS공정으로 칩 제작후 측정결과 채널당 약 9.5Gb/s 출력이 측정되었다(직렬입력 약 38Gb/s 해당).
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험
Ⅳ. 결론
참고문헌
저자소개
참고문헌 (8)
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1. [학술대회논문] - S. I. Ahmed / 2005 / Overview of oversampling clock and data recovery circuit / Electrical and Computer Engineering Canadian Conference : 1876 ~ 1881
2. [학술지(정기간행물)] - 이성섭 / 2006 / 레퍼런스 클록이 없는 3.125Gb/s 4X 오버샘플링 클록/데이터 복원 회로 / 전자공학회논문지 43 (10) : 28 ~ 33
3. [학술지(정기간행물)] - J. Savoj / 2003 / A 10-Gb/s CMOS clock and data recovery circuit with a half-rate binary phase/frequency detector / IEEE J. Solid-State Circuits 38 : 13 ~ 21
4. [학술지(정기간행물)] - S. Byun / 2006 / A 10-Gb/s CMOS CDR and DEMUX IC with a quarter-rate linear phase detector / IEEE J. Solid-State Circuits 41 : 2556 ~ 2576
5. [학술지(정기간행물)] - J. Lee / 2003 / A 40-Gb/s clock and data recovery circuit in 0.18-㎛ CMOS technology / IEEE J. Solid-State Circuits 38
2. [학술지(정기간행물)] - 이성섭 / 2006 / 레퍼런스 클록이 없는 3.125Gb/s 4X 오버샘플링 클록/데이터 복원 회로 / 전자공학회논문지 43 (10) : 28 ~ 33
3. [학술지(정기간행물)] - J. Savoj / 2003 / A 10-Gb/s CMOS clock and data recovery circuit with a half-rate binary phase/frequency detector / IEEE J. Solid-State Circuits 38 : 13 ~ 21
4. [학술지(정기간행물)] - S. Byun / 2006 / A 10-Gb/s CMOS CDR and DEMUX IC with a quarter-rate linear phase detector / IEEE J. Solid-State Circuits 41 : 2556 ~ 2576
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