다양한 버스 중재방식에 따른 플라잉 마스터 버스아키텍처의 TLM 성능분석

이국표; 윤영섭

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자료유형: 학술저널

저자정보: 이국표 윤영섭

저널정보: 대한전자공학회 전자공학회논문지-CI 電子工學會論文誌 CI編第45卷第5號

발행연도: 2008.9

수록면: 1 - 7 (7page)

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일반적인 버스 아키텍처는 공용버스 내에 마스터와 슬레이브, 아비터, 디코더 등으로 구성되어 있다. 특히 여러 마스터들이 동시에 버스사용 권리를 받을 수 없으므로, 아비터가 공용버스와 마스터 사이에서 중재하는 역할을 수행한다. 중재 방식에는 fixed priority 방식, round-robin 방식, TDMA 방식, Lottery 방식 등이 연구되고 있는데, 중재방식에 따라 버스 사용의 효율성이 결정된다. 반면 버스 아키텍처를 수정하여 시스템의 성능을 극대화할 수 있는데, 본 논문에서는 병렬 데이터 통신을 지원하는 플라잉 마스터 버스 아키텍처를 제안하였고, 위에서 언급한 여러 가지 버스 중재 방식에 대하여 일반적인 공용버스와 비교하여 장단점을 분석하였다. TLM(Transaction Level Model)을 이용한 성능검증 결과로부터 버스 중재방식과 무관하게 약 40%의 성능이 향상되었음을 확인하였다. 플라잉 마스터 버스 아키텍처가 좀 더 연구되고 다양한 SoC에 적용되면서 고성능 버스 아키텍처로 자리매김할 것이다.

#bus architecture #performance improvement #flying master #arbitration policy

참고문헌 (5)

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1. [기타자료] - / 1999 / AMBA TM Specification(AHB) (Rev 2.0), ARM Ltd, May 1999

2. [학술지(정기간행물)] - K. Lahiri / 2006 / The LOTTERYBUS On-Chip Communication Architecture / IEEE Trans. VLSI Systems 14 (6)

3. [학술지(정기간행물)] - K. Sekar / 2005 / FLEXBUS: A high performance system-on-chip communication architecture with a dynamically configurable topology / Proc. Design Autom. Conf : 571 ~ 574

4. [학술대회논문] - K. Lee / 2007 / Architecture Exploration for Performance Improvement of SoC Chip Based on AMBA System / ICCIT : 739 ~ 744

6. [학술지(정기간행물)] - 이국표 / 0000 / SoC를 위한 고성능 NAWM 버스 아키텍처 / 대한전자공학회 논문지 SD편 45 (9)

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