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논문 기본 정보

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저자정보
저널정보
대한전자공학회 대한전자공학회 학술대회 대한전자공학회 2009년 SoC학술대회
발행연도
2009.5
수록면
316 - 319 (4page)

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기존의 상위 수준 합성에서는 스케줄링과 자원 바인딩 시 사용할 연산 유닛은 그 지연시간과 면적 특성이 고정되어 있다고 보고 합성을 진행하는 것이 일반적이었다. 하지만 실제로는 상위 수준 합성 후에 진행되는 논리 합성 단계에서 각 연산 유닛의 지연시간이나 면적이 제약조건에 따라 상당히 다르게 합성될 수 있다. 이와 같은 문제를 상위 수준 합성 단계에서 고려할 수 있다면 정확한 예측이 가능하기 때문에 보다 최적화된 설계를 얻을 수 있다. 본 논문에서는 다양한 제약조건에 따라 논리 합성으로 얻은 각 연산 유닛의 지연시간-면적 곡선을 제공함으로써 보다 정확한 예측이 가능한 방법을 제안한다.
#high-level synthesis #area-delay curve #functional unit #library

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험
Ⅳ. 결론
Acknowledgement
참고문헌

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