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전력전자학회 전력전자학회논문지 전력전자학회 논문지 제15권 제1호
발행연도
2010.2
수록면
1 - 8 (8page)

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본 논문은 별도의 PWM-IC없이 저가 구현이 가능한 자려 발진 플라이백 컨버터의 대기전력 저감을 위한 회로를 제안한다. 제안된 자려발진 플라이백 컨버터는 기존 자려발진 플라이백 컨버터의 스위치 초기 동작을 위한 경로에서 발생하는 지속적인 전력손실 문제를 개선하기 위해 DC-Blocking 캐패시터를 삽입한 형태로써 약 1W의 대기전력 저감효과 및 시스템의 전력 변환 효율 향상이 가능하다. 본 논문에서는 제안된 회로의 동작원리를 설명하고, 실제 35W급 전원시스템을 구현하여 기존 회로와의 비교를 통해 제안된 회로의 타당성을 검증한다.

목차

요약
ABSTRACT
1. 서론
2. 제안 자려발진 플라이백 컨버터
3. 결론
참고문헌
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