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다양한 Intellectual Property(IP)로 이루어진 복잡한 SoC 테스트에 있어 테스트 비용 절감은 필수적이다. 본 논문에서는 IEEE Std. 1500과 IEEE Std. 1149.7 인터페이스를 사용하여 적은 수의 핀 수로 IP 기반의 System-on-a-Chip(SoC) 테스트를 가능케 하는 테스트 구조를 제안한다. IEEE Std. 1500은 IP 기반의 SoC 테스트에 있어 각 IP를 테스트할 수 있는 독립된 접근 경로를 제공한다. 본 논문에서는 이러한 독립된 테스트 경로를 IEEE Std. 1149.7로 제어 가능하도록 구성함으로서 SoC의 테스트 핀 수를 2 핀으로 줄일 수 있게 한다. 본 기술은 Wafer 및 Package 수준 테스트에 요구되는 테스트 핀 수를 줄임으로서 동시에 테스트 가능한 대상회로의 수를 늘릴 수 있고, 결과적으로 전체적인 양산 테스트 비용을 크게 절감할 수 있게 한다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험
Ⅳ. 결론
REFERENCES
참고문헌 (11)
참고문헌 신청
1. [학술대회논문] - Y. Zorian / 2005 / IEEE 1500 utilization in SoC design and test / IEEE proc. of International Test Conference
2. [학술지(정기간행물)] - 송재훈 / 2011 / AMBA 기반 SoC의 병렬 코어 테스트를 위한효과적인 테스트 설계 기술 / 전자공학회논문지 - SD 48 (2) : 44 ~ 54
3. [학술지(정기간행물)] - S. Hwang / 2003 / Test Data Compression and Test Time Reduction Using an Embedded Microprocessor / IEEE Trans. on VLSI Systems 11 : 853 ~ 862
4. [학술지(정기간행물)] - H. Hashempour / 2005 / Analysis and Evaluation of Multisite Testing for VLSI / IEEE Trans. on Instrumentation and Measurement 54 : 1770 ~ 1778
5. [학술지(정기간행물)] - H. Yi / 2008 / Low-Cost Scan Test for IEEE-1500-Based SoC / IEEE Transactions on Instrumentation and Measurement 57 : 1071 ~ 1078
2. [학술지(정기간행물)] - 송재훈 / 2011 / AMBA 기반 SoC의 병렬 코어 테스트를 위한효과적인 테스트 설계 기술 / 전자공학회논문지 - SD 48 (2) : 44 ~ 54
3. [학술지(정기간행물)] - S. Hwang / 2003 / Test Data Compression and Test Time Reduction Using an Embedded Microprocessor / IEEE Trans. on VLSI Systems 11 : 853 ~ 862
4. [학술지(정기간행물)] - H. Hashempour / 2005 / Analysis and Evaluation of Multisite Testing for VLSI / IEEE Trans. on Instrumentation and Measurement 54 : 1770 ~ 1778
5. [학술지(정기간행물)] - H. Yi / 2008 / Low-Cost Scan Test for IEEE-1500-Based SoC / IEEE Transactions on Instrumentation and Measurement 57 : 1071 ~ 1078
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