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저자정보
신희욱 (서강대학교) 정종민 (동운아나텍) 안태지 (서강대학교) 박준상 (서강대학교) 이승훈 (서강대학교)
저널정보
대한전자공학회 전자공학회논문지 전자공학회논문지 제53권 제7호 (통권 제464호)
발행연도
2016.7
수록면
27 - 38 (12page)

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이 논문의 연구 히스토리 (2)

2017

A 0.055mm2 12b 30MS/s 90nm CMOS SAR ADC employing low-power composite switching
신희욱 전자공학과 2017.01 학위논문

2016

저전력 복합 스위칭 기반의 0.16mm2 12b 30MS/s 0.18um CMOS SAR ADC
신희욱 ,  정종민 ,  안태지 외 2명 전자공학회논문지 2016.07 학술저널

초록· 키워드

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본 논문에서는 저전력 복합 스위칭 기법을 기반으로 하여 0.16mm<SUP>2</SUP>의 면적을 가지는 12비트 30MS/s SAR ADC를 제안한다. 제안하는 ADC에 적용된 복합 스위칭 기법은 기존의 monotonic 스위칭 기법에 V<SUB>CM</SUB> 기반의 스위칭 기법을 접목한 것으로써 SAR ADC의 선형성을 제한하는 동적 오프셋 문제를 최소화하는 동시에 평균 스위칭 전력소모도 최소화할 수 있다. 제안하는 C-R 하이브리드 DAC 회로에는 균등 분할 커패시터 구조 및 기준전압 레인지 스케일링 기법을 적용하여 입력신호와 기준전압의 범위를 일치시키면서 12비트 해상도에서 사용되는 단위 커패시터의 총 개수를 64개로 줄이는 동시에 효율적으로 V<SUB>CM</SUB> 기반의 스위칭을 수행하여 전체적인 회로를 간소화하였다. 한편, 제안하는 SAR ADC의 SAR 논리회로에는 D 플립플롭 기반이 아닌 래치구조의 레지스터를 사용하여 빠르고 안정적인 SAR 동작을 구현하였으며, 출력 값을 디코더 논리회로 없이 DAC의 스위치에 직접 인가하여 면적 및 전력소모를 줄였다. 제안하는 SAR ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.85LSB, 2.53LSB이고, 30MS/s 동작속도에서 동적성능은 최대 59.33dB의 SNDR 및 69.83dB의 SFDR을 보인다. 제안하는 시제품 ADC는 1.8V 전원전압에서 2.25mW의 전력을 소모한다.
#복합 스위칭 #기준전압 레인지 스케일링 #C-R 하이브리드 DAC #래치구조 레지스터 #SAR ADC

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 제안하는 SAR ADC 구조 및 회로설계
Ⅲ. 제안하는 SAR ADC의 주요 회로 설계기법
Ⅳ. 시제품 ADC 제작 및 성능 측정
Ⅴ. 결론
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