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논문 기본 정보

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학술저널
저자정보
서영호 (광운대학교) 이용석 (전자부품연구원(KETI)) 김동욱 (광운대학교)
저널정보
한국정보통신학회 한국정보통신학회논문지 한국정보통신학회논문지 제21권 제4호
발행연도
2017.4
수록면
781 - 788 (8page)

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본 논문에서는 여러 디지털 신호의 크기를 비교하기 위한 알고리즘 및 디지털 회로를 제안한다. 제안하고자 하는 알고리즘은 여러 입력을 동시에 비교한 후에 간단한 디지털 논리 함수를 이용하여 그 입력들 중에서 가장 큰 값(혹은 가장 작은 값)을 검출하는 방법을 제공할 수 있다. 이 방식의 단점은 하드웨어 자원이 증가하는 것인데, 이를 위해 중복된 논리동작을 재사용하는 방법을 제안한다. 제안하고자 하는 방식은 회로 속도의 증가, 즉 지연시간의 감소에 초점을 맞추었다. 제안한 비교 알고리즘은 HDL로 구현한 후에 Altera사의 Cyclone III EP3C40F324A7 FPGA 환경에서 실험하였다. 4입력의 경우에 1.20배의 하드웨어 자원을 사용하면서 1.66배 만큼 동작 속도를 증가시킬 수 있다. 또한 8입력의 경우에는 2.15배의 하드웨어 자원을 사용하면서 2.29배로 동작 속도를 증가시킬 수 있다.

목차

요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 크기 비교 알고리즘
Ⅲ. VLSI 구조
Ⅳ. 구현 및 결과
Ⅴ. 결론
REFERENCES

참고문헌 (26)

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