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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 IEIE Transactions on Smart Processing & Computing IEIE Transactions on Smart Processing & Computing Vol.6 No.3
- 발행연도
- 2017.6
- 수록면
- 220 - 227 (8page)
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Technology development is leading to the invention of more sophisticated electronics appliances that require long battery life. Therefore, saving power is a major concern in current-day scenarios. A notable source of power dissipation in sequential structures of integrated circuits is due to the continuous switching of high-frequency clock signals, which do not carry any information, and hence, their switching is eliminated by a method called clock gating. In this paper, we have incorporated a recent clock-gating style named Leakage Control Transistor (LECTOR)-based clock gating to drive a multi-stage sequential architectures, and we focus on its performance under three different process corners (fast-fast, slow-slow, typical-typical) through Monte Carlo simulation at 18 ㎓ clock with 90 ㎚ technology. This gating is found to be one of the best gated approaches for multi-stage architectures in terms of total power consumption.
목차
Abstract
1. Introduction
2. Prior Art (Clock Gating)
3. Incorporating Clock Gating in Multi-stage Architecture
4. Results and Discussions
5. Conclusion
References
참고문헌 (15)
참고문헌 신청
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