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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2017.6
- 수록면
- 1,576 - 1,579 (4page)
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Multiple-valued logic (MVL) has potential advantages for energy-efficient design by reducing a circuit complexity. Because of physical device and circuit realization issues, however, there are relatively small number of researches on MVL circuit designs. We design a novel ternary multiplier based on a ternary CMOS (T-CMOS) compact model. The proposed ternary multiplier design achieves significant total power reduction and performance improvement over conventional ternary design.
목차
Abstract
I. 서론
II. 본론
III. 실험 및 결과
IV. 결론
V. 참조 논문
참고문헌 (0)
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