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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 IEIE Transactions on Smart Processing & Computing IEIE Transactions on Smart Processing & Computing Vol.7 No.2
- 발행연도
- 2018.4
- 수록면
- 166 - 174 (9page)
- DOI
- 10.5573/IEIESPC.2018.7.2.166
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As computer systems move to multi-core environments, applications consume a tremendous amount of data, and thus, the need for huge amounts of memory increases. To meet that need, dynamic random-access memory (DRAM), mostly used for main memory, has scaled up using more-developed technology. However, as the DRAM cell gets smaller due to the technology, it only holds a small charge, and needs frequent refresh operations. Therefore, DRAM faces a scaling limitation due to the refresh power needed, and thus phase-change memory (PCM) is emerging as a replacement for DRAM due to its advantages, such as high scalability, low idle power, and so on. However, if the PCM cell is smaller than 20㎚, PCM faces a non-negligible write disturbance problem, and thus, a solution to mitigate write disturbance errors is required for PCM memory. In this paper, we describe write disturbance and why it occurs, and then, we explore various write disturbance error-reduction schemes in detail.
목차
Abstract
1. Introduction
2. Background
3. Mitigating Write Disturbance
4. Summary
References
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