PMIC용 Zero Layer FTP Memory IP 설계

하윤규; 김홍주; 하판봉; 김영희

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자료유형: 학술저널

저자정보: 하윤규 (창원대학교) 김홍주 (창원대학교) 하판봉 (창원대학교) 김영희 (창원대학교)

저널정보: 한국정보전자통신기술학회 한국정보전자통신기술학회 논문지 한국정보전자통신기술학회 논문지 제11권 제6호

발행연도: 2018.12

수록면: 742 - 750 (9page)

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이 논문의 연구 히스토리 (2)

2019

PMIC용 zero layer FTP memory IP 설계

하윤규 메카트로닉스공학부 2019.01 학위논문

2018

PMIC용 Zero Layer FTP Memory IP 설계

하윤규 , 김홍주 , 하판봉 외 1명 한국정보전자통신기술학회 논문지 2018.12 학술저널

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본 논문에서는 0.13㎛ BCD 공정 기반에서 5V MOS 소자만 사용하여 zero layer FTP 셀이 가능하도록 하기 위해 tunnel oxide 두께를 기존의 82Å에서 5V MOS 소자의 gate oxide 두께인 125Å을 그대로 사용하였고, 기존의 DNW은 BCD 공정에서 default로 사용하는 HDNW layer를 사용하였다. 그래서 제안된 zero layer FTP 셀은 tunnel oxide와 DNW 마스크의 추가가 필요 없도록 하였다. 그리고 메모리 IP 설계 관점에서는 designer memory 영역과 user memory 영역으로 나누는 dual memory 구조 대신 PMIC 칩의 아날로그 회로의 트리밍에만 사용하는 single memory 구조를 사용하였다. 또한 BGR(Bandgap Reference Voltage) 발생회로의 start-up 회로는 1.8V~5.5V의 전압 영역에서 동작하도록 설계하였다. 한편 64비트 FTP 메모리 IP가 power-on 되면 internal reset 신호에 의해 initial read data를 00H를 유지하도록 설계하였다. 0.13μm Magnachip 반도체 BCD 공정을 이용하여 설계된 64비트 FTP IP의 레이아웃 사이즈는 485.21㎛×440.665㎛(=0.214mm²)이다.

#PMIC #Zero layer #Few-Time Programmable #Single memory #BGR #Power-on reset

참고문헌 (12)

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[기타자료] - Hwang-Soo Chun / 2009 / Market Outlook and Domestic and Global Development Trend for Power Semiconductor / IITA Weekly Technology Trends

[학술지(정기간행물)] - 김윤규 / 2015 / Design of Multi-time Programmable Memory for PMICs / ETRI Journal 37 (6) : 1188 ~ 1198

[학술지(정기간행물)] - Yining Yu / 2012 / Design of 256 bit Single-Poly MTP Memory Based on BCD Process / J. Cent. South Univ. Technol 19 (12) : 3460 ~ 3467

[학술지(정기간행물)] - F. Torricelli / 2013 / Half-MOS Based Single-Poly EEPROM Cell with Program and Erase Bit Granularity / IEEE Electron Device Letters 34 (12)

[학술대회논문] - Roizin, Yakov / 2009 / High Density MTP Logic NVM for Power Management Applications / IEEE International memory workshop 2009 : 1 ~ 2

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