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박하정 (성균관대학교) 김준성 (성균관대학교) 박재현 (성균관대학교) 김병성 (성균관대학교)
저널정보
한국전자파학회 한국전자파학회논문지 韓國電磁波學會論文誌 第30卷 第9號(通卷 第268號)
발행연도
2019.9
수록면
712 - 717 (6page)

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본 논문에서는 65-nm CMOS 공정을 이용하여 4단의 차동 공통소스 구조로 80 GHz 대 고 이득 저잡음 증폭기를 설계하였다. 밀리미터파 대역에서 공통 소스 구조의 이득저하를 개선하기 위해 교차 결합된 MOS 커패시터를 사용하여 게이트와 드레인 간의 C<SUB>gd</SUB>을 중화시켰다. MOS 커패시터의 well 바이어스 구성에 따른 이득의 변화를 검토하고, 안정된 최대 이득을 얻을 수 있는 바이어스 조건을 도출하였다. 측정된 최대 이득은 83.2 GHz에서 28.43 dB이며, 시뮬레이션 결과 잡음지수는 6.89 dB이다. 제작한 저잡음 증폭기는 1.2 V 공급 전원에서 회로는 50 mW의 DC 전력을 소모한다.
#Low Noise Amplifier #CMOS #W-Band

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. 회로 설계
Ⅲ. 측정 및 시뮬레이션 결과
Ⅳ. 결론
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