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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.20 No.1
- 발행연도
- 2020.2
- 수록면
- 127 - 134 (8page)
- DOI
- 10.5573/JSTS.2020.20.1.127
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Null convention logic (NCL) is a promising delay insensitive paradigm for constructing asynchronous circuits. Traditionally, NCL circuits are implemented utilizing complementary metal oxide semiconductor (CMOS) technology that has large area overhead. To address this issue, a HYBRID methodology is introduced for realizing NCL circuits in this paper. The proposed approach utilizes both CMOS and gate diffusion input (GDI) techniques to significantly reduce the area. Compared with the conventional static CMOS NCL counterpart, the HYBRID implementation of an NCL up counter demonstrate an average of 10% reduction in the transistor count.
목차
Abstract
I. INTRODUCTION
II. PRELIMINARIES AND REVIEW
III. THE PROPOSED HYBRID METHODOLOGY
IV. SIMULATION RESULT
V. CONCLUSIONS
REFERENCES
참고문헌 (15)
참고문헌 신청
Bandapati, Satish K., and Scott C. Smith. Design and characterization of NULL convention arithmetic logic units, Microelectronic engineering 84, No. 2, pp. 280-287, 2007.
F. A. Parsan and S. C. Smith, “CMOS implementation of static threshold gates with hysteresis: A new approach,” in Proc. IEEE/IFIP 20th Int VLSI and System-on-Chip (VLSI-SoC) Conf, pp. 41-45, Oct. 2012.
Smith, Scott C., Ronald F. DeMara, Jiann S. Yuan, D. Ferguson, and D. Lamb. Optimization of NULL convention self-time circuits, INTEGRATION, the VLSI Journal 37, No. 3, pp. 135-165, 2004.
Bandapati, Satish K., Scott C. Smith, and Minsu Choi. Design and characterization of NULL convention self-timed multipliers. IEEE design & test of computers 20, no. 6 (2003): 26-36.
R. Bonam, S. Chaudhary, Y. Yellambalase, and M. Choi, “Clock-free nanowire crossbar architecture based on null convention logic (ncl),” in Proc. 7th IEEE Conf. Nanotechnology (IEEE NANO), pp. 85-89, Aug. 2007.
F. A. Parsan and S. C. Smith, “CMOS implementation of static threshold gates with hysteresis: A new approach,” in Proc. IEEE/IFIP 20th Int VLSI and System-on-Chip (VLSI-SoC) Conf, pp. 41-45, Oct. 2012.
Smith, Scott C., Ronald F. DeMara, Jiann S. Yuan, D. Ferguson, and D. Lamb. Optimization of NULL convention self-time circuits, INTEGRATION, the VLSI Journal 37, No. 3, pp. 135-165, 2004.
Bandapati, Satish K., Scott C. Smith, and Minsu Choi. Design and characterization of NULL convention self-timed multipliers. IEEE design & test of computers 20, no. 6 (2003): 26-36.
R. Bonam, S. Chaudhary, Y. Yellambalase, and M. Choi, “Clock-free nanowire crossbar architecture based on null convention logic (ncl),” in Proc. 7th IEEE Conf. Nanotechnology (IEEE NANO), pp. 85-89, Aug. 2007.
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